Kertas CMU-Intel yang Anda kutip menunjukkan (pada halaman 5) bahwa tingkat kesalahan sangat tergantung pada nomor bagian / tanggal pembuatan modul DRAM dan bervariasi dengan faktor 10-1000. Ada juga beberapa indikasi bahwa masalahnya jauh lebih sedikit diucapkan dalam chip yang diproduksi baru-baru ini (2014).
Angka '9.4x10 ^ -14' yang Anda kutip digunakan dalam konteks mekanisme mitigasi teoritis yang diusulkan yang disebut "PARA" (yang mungkin mirip dengan mekanisme mitigasi yang ada pTRR (pseudo Target Row Refresh)) dan tidak relevan dengan Anda pertanyaan, karena PARA tidak ada hubungannya dengan ECC.
Makalah CMU-Intel kedua (halaman 10) menyebutkan efek dari berbagai algoritma ECC pada pengurangan kesalahan (faktor 10 ^ 2 hingga 10 ^ 5, mungkin jauh lebih banyak dengan tes memori canggih dan "guardbanding").
ECC secara efektif mengubah Row Hammer mengeksploitasi menjadi serangan DOS. Kesalahan 1bit akan diperbaiki oleh ECC, dan segera setelah kesalahan 2bit yang tidak dapat diperbaiki terdeteksi, sistem akan berhenti (dengan asumsi ECC SECDED).
Solusinya adalah membeli perangkat keras yang mendukung pTRR atau TRR. Lihat posting blog saat ini dari Cisco tentang Row Hammer . Setidaknya beberapa produsen tampaknya memiliki salah satu dari mekanisme mitigasi ini yang tertanam dalam modul DRAM mereka, tetapi tetap tersembunyi dalam spesifikasi mereka. Untuk menjawab pertanyaan Anda: tanyakan pada vendor.
Kecepatan refresh yang lebih cepat (32ms daripada 64ms) dan interval Patrol Scrub yang agresif juga membantu, tetapi akan memiliki dampak kinerja. Tapi saya tidak tahu ada perangkat keras server yang benar-benar memungkinkan finetuning parameter ini.
Saya kira tidak banyak yang dapat Anda lakukan di sisi sistem operasi kecuali menghentikan proses yang mencurigakan dengan penggunaan cpu tinggi yang konstan dan kesalahan cache yang tinggi.