Mengapa gerbang NAND lebih disukai daripada gerbang NOR di industri?

Saya telah membaca di banyak tempat bahwa gerbang NAND lebih disukai daripada gerbang NOR di industri. Alasan yang diberikan online mengatakan:

NAND memiliki delay yang lebih rendah daripada Nor karena NAND PMOS (ukuran 2 dan secara paralel) bila dibandingkan dengan NOR PMOS (ukuran 4 dalam seri).

Menurut pemahaman saya, keterlambatan akan sama. Beginilah menurut saya kerjanya:

Penundaan absolut (Dab) = t (gh + p)
g = usaha logis
h = usaha listrik
p = keterlambatan parasit
t = unit tunda yang merupakan teknologi konstan

Untuk gerbang NAND dan NOR (gh + p) keluar menjadi (Cout / 3 + 2). Juga t sama untuk keduanya. Maka penundaan harus sama kan?

digital-logic delay

— Ingin tahu
sumber

Jika menghasilkan gerbang "NOR" dengan kemampuan mengemudi yang sama membutuhkan penggunaan transistor yang dua kali lebih besar, apa artinya dengan kapasitansi gerbang dari transistor tersebut, dan bagaimana pengaruhnya terhadap kecepatan?

— supercat

Setidaknya untuk keluarga HC, TI mendaftar penundaan propagasi yang identik untuk 74HC00 (NAND) dan 74HC02 (NOR)

— tcrosley

@placeholder Terima kasih atas klarifikasi dalam komentar Anda untuk jawaban saya (sekarang) yang dihapus. Tampaknya OP mengacu pada desain internal IC, dan bukan preferensi untuk desainer logika untuk menggunakan satu atau yang lain, yang merupakan apa yang saya salah singgung.

— tcrosley

@ tcrosley bukan masalah, bolehkah saya menyarankan Anda diperlengkapi untuk menjawab masalah?

— placeholder

Jawaban:

1. NAND menawarkan sedikit penundaan.

Seperti yang Anda katakan, persamaan untuk penundaan adalah Tetapi upaya logis untuk NAND lebih kecil dari pada NOR. Pertimbangkan gambar yang menunjukkan 2 input CMOS NAND dan NOR gerbang. Angka terhadap masing-masing transistor adalah ukuran ukuran dan karenanya kapasitansi.

D e l Sebuah y = t (g h + hal)

$Delay = t(gh+p)$

g

$g$

Upaya logis dapat dihitung sebagai . Pemberian yang mana $g = C_{in}/3$

$g = 4/3$ $g = \frac{n+2}{3}$

$g = 5/3$ $g = \frac{2n+1}{3}$

lihat wiki untuk tabel.

$h=1$ $p=2$

EDIT: Saya punya dua poin lagi untuk tetapi dan saya tidak 100% yakin tentang poin terakhir.

2. NOR menempati lebih banyak area.

Menambahkan ukuran transistor dalam gambar, jelas bahwa ukuran NOR lebih besar daripada ukuran NAND. Dan perbedaan ukuran ini akan meningkat ketika jumlah input meningkat.

Gerbang NOR akan menempati lebih banyak area silikon daripada gerbang NAND.

3. NAND menggunakan transistor dengan ukuran yang sama.

Mempertimbangkan angka itu lagi, semua transistor di gerbang NAND memiliki ukuran yang sama sedangkan gerbang NOR tidak. Yang mengurangi biaya pembuatan gerbang NAND. Ketika mempertimbangkan gerbang dengan input lebih banyak, gerbang NOR membutuhkan transistor dari 2 ukuran berbeda yang perbedaan ukurannya lebih banyak jika dibandingkan dengan gerbang NAND.

— nidhin
sumber

Komentar ketiga Anda hanyalah ulangan dari komentar kedua.

— placeholder

@ placeholder saya tidak yakin. Pikirkan seperti ini: Asumsikan bahwa rangkaian saya dapat diimplementasikan baik sebagai '2 input NAND saja' atau sebagai '2 input NOR saja'. Saat mendesain topeng tata letak, akan lebih mudah jika transistor saya memiliki dimensi yang sama. Saya bisa membuat topeng dengan 'copy paste' (atau sesuatu seperti itu). Waktu dan upaya dan karenanya biaya dapat dikurangi. Perbaiki saya jika salah.

— nidhin

Untuk jawaban pertama yang Anda katakan katakan untuk 2 gerbang input g (NAND) = 4/3 dan g (NOR) = 5/3. Tapi h (NAND) = Cout / Cin = Cout / 4 dan h (NOR) = Cout / 5. dan Juga P (NAND dan NOR) = Cpt / Cinv = 6/3 = 2. Jadi d (NAND, NOR) = gh + p = (Cout / 3) +2 ..

— Penasaran

Oh, aku mengerti sekarang. Ketika kita mengendarai satu nand dengan yang lain h = 1 dan sama juga tidak mengemudi yang lain atau h = 1. Maka ya penundaan nand akan menjadi 10/3 dan untuk itu juga tidak akan menjadi 11/3. Terima kasih banyak :)

— Penasaran

Secara kasar, transistor Nmos memungkinkan melipat gandakan arus per saluran dibandingkan dengan transistor Pmos. Anda dapat memikirkannya seolah-olah Nmos memiliki setengah resistensi dari Pmos berukuran sama. Cara topologi Cmos Nand adalah, ia cenderung memiliki ukuran transistor yang lebih sama seperti yang Anda lihat dari sini:
masukkan deskripsi gambar di sini

Jika salah satu input rendah, resistansi Pmos tunggal mendorong output tinggi. Jika kedua input tinggi, maka ada 2 resistensi Nmos (~ = 1 resistensi Pmos). Jika semua transistor memiliki ukuran minimum yang sama dari node teknologi, maka topologi ini ideal karena apakah Anda menggerakkan output tinggi atau rendah, resistansi terhadap ground atau Vdd adalah sama.

Terakhir, alasan transistor Pmos tidak adil serta Nmos adalah karena mobilitas pembawa lubang yang lebih rendah yang merupakan pembawa mayoritas dari sebuah PMOS. Pengangkut mayoritas Nmos adalah elektron yang memiliki mobilitas yang jauh lebih baik.

Juga, jangan bingung Nand Flash dengan Nand Cmos. Memori Nand Flash juga lebih populer, tapi itu karena alasan yang berbeda.

— horta
sumber

Saya pikir jawabannya akan ditingkatkan jika Anda berbicara tentang memuat relatif (area gerbang) dan transkonduktansi relatif dan dengan demikian kecepatan g_m / C.

— placeholder