Bagaimana saya bisa mengeluarkan sinyal internal kode sumber VHDL saya ke testbench saya sehingga saya bisa melihatnya sebagai bentuk gelombang? Saya menggunakan HDL Aktif. Saya ingin tahu apakah ada alat yang independen untuk mencapai tujuan saya. Bantuan apa pun dihargai.
Saya mendapatkan kesalahan ini sekarang.
Kode sumber saya adalah
entity SPI_DAC is
Port (
-- inputs and oututs
)
end SPI_DAC;
architecture Behavioral of SPI_DAC is
--These are my internal signals
signal ch1_byte_data_sent : STD_LOGIC_VECTOR(23 downto 0) := x"000000";
signal ch1_byte_cmd_sent : STD_LOGIC_VECTOR(23 downto 0) := x"000000";
--and a few other signals
begin
--functionality
end Behavioral;
Kode testbench saya adalah
entity tb_spi_dac is
end tb_spi_dac;
architecture behavioral of tb_spi_dac is
component spi_dac
port(
--declaration, inputs and outputs
);
end component;
begin
uut: spi_dac port map(
--map ports
);
--stimulus process
end;
Ketika Anda memulai simulasi, simulator Anda akan menguraikan semua elemen. Setelah itu mencari tautan yang Anda buat dengan menggunakan nama eksternal. Tampak bagi saya bahwa jalan Anda salah. Saya mengedit jawaban saya untuk memberikan detail lebih lanjut tentang pembangunan jalan. Tanpa pengetahuan tentang desain Anda, saya tidak bisa mengatakan apa yang salah dengan jalan Anda.
—
Thomas S.
Seperti yang saya katakan di jawaban saya, Anda harus menggunakan label bukan nama entitas. Jalan yang benar seharusnya
—
Thomas S.
.tp_spi_dac.uut.ch1_byte_data_sent.
Saran Anda memecahkan masalah saya @ Thomas. Terima kasih banyak! Saya punya masalah dengan versi VHDL, yang saya selesaikan setelah menonton video seperti yang disarankan oleh David. Saya tahu menulis catatan terima kasih tidak disarankan, tetapi terima kasih Thomas telah memperbaiki edit saya (saya benar-benar bingung dengan pemformatan penurunan harga ini).
—
Suhasini
