Daftar sufiks file Xilinx (untuk ISE)

Saya meminta Xilinx daftar seperti itu tetapi mereka tidak memiliki daftar lengkap. Saya ingin memastikan semua file input dalam kontrol sumber dan semua file output tidak. Ini dengan 13.1-13.2 dengan ISE dan PlanAhead

Beberapa informasi yang mereka berikan adalah daftar File Output PAR dan File ISE Design Suite di Panduan Pengguna Alat Baris Perintah, daftar file sumber dari sini .

Sunting 19 Agustus 2011: disebutkan 13.2 dan Sunting Edit 7 Sep 2011: dihapus referensi EDK karena beberapa menjawab

Jawaban cepat: Tidak ada daftar seperti itu, di mana pun.

Jawaban panjang: Saya bisa memberi tahu Anda, tetapi kemudian saya salah. Saya telah menggunakan alat Xilinx selama 15+ tahun terakhir dan setiap kali mereka keluar dengan versi baru (atau bahkan paket layanan baru) segalanya berubah. Kadang-kadang bahkan hanya mengubah berbagai opsi XST / MAP / PAR akan menyebabkan file baru dihasilkan. Jadi, bahkan jika saya memberi Anda daftar itu kemungkinan akan ketinggalan zaman atau hanya salah.

Saya telah membuat makefile saya sendiri untuk membangun FPGA saya (saya tidak menggunakan lingkungan GUI ISE), dan itu cukup baik mendokumentasikan apa file input ke berbagai alat (XST, MAP, dll). Segala sesuatu yang lain tidak diperlukan dan dengan demikian tidak perlu diperiksa ke dalam sistem kontrol sumber. File makefile saya memiliki opsi "make clean" yang menghapus semua file tambahan. Jadi ketika Xilinx merilis versi baru, saya cukup mengkompilasi ulang dan "make clean". File apa pun yang tetap (dan jelas bukan sesuatu yang saya butuhkan) dianggap sampah, dan saya menambahkan file-file itu ke daftar "bersihkan" hal-hal yang harus dihapus.

Inilah awal wiki komunitas untuk sufiks. Saya setuju dengan @ David Kessner. Xilinx juga memiliki daftar ini dari dokumen alat baris perintah dan menerbitkan daftar di sini dan di sini (untuk versi awal dari perangkat lunak mereka).

File Suffix,Input or output,description
asy,output,symbol file
awc,,
bat,input,batch file. Some are generated by PlanAhead
bgn,,bitgen report file
bin,,
bit,output,FPGA bitstream
blc,output,NGCBuild report file
bld,output,build report from NGDBuild
bmm,,blockram files
bsb,,
cdc,input,ChipScope file 
cel,,
cfi,input and output,provides info to Support for Platform Flash PROM Design Revisioning
cgc,,ChipScope file
cgp,,Coregen project file
cmd,,
cmd_log,output,log file
cpj,,
css,output,HTML file
csv,output,pin list
ctj,,trigger file for ChipScope
dat,,
data,,
dbg
do,input,simulation script
drc,output,design rule check
edf,output,EDIF netlist
edif,,see edf
edn,,an EDIF file suffix
f,,used for functional simulation
filter,,used in ISE to filter messages
gise,output,"contain generated data, such as process status" per http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ise_c_understanding_ise_project.htm
hdx,,used in PlanAhead for partitions
html,,report file
ipf,input,impact (programmer) project
isc,output,Configuration data in IEEE 1532 format.
jobs,,
js,output,JavaScript for some HTML report
lfp,,
ll,output, Readback information; created by bitgen
log,output,log file
lso,input,library search order input  to XST.
lst,,
make,outout,from EDK tools
map,output,report file
mcs,output,prom file
mhs,,(EDK) Defines system
mrp,output,report file from map
mhs,,(EDK)
mif,input,memory initalization
mpd,,MicroProcessor Definition (EDK)
msd,output,Mask information from bitgen; used for verification
msk,output,mask information from bitgen; related to .bit
ncd,output,Native Circuit Description; after map process; used as bitgen input
ncf,,constraints for a core
new,,
ngc,output,used by NGDbuild
ngc_xst,output,
ngd,output,
ngo,output,intermediate netlist from NGDBuild
ngr,output,RTL schematic generated from XST
nky,,encryption key file, used by bitgen
nlf,output,ASCII NetGen NetGen log file that contains information on the NetGen run
nmc,,physical macros; used by NGDBuild
opt,,EDK generation options
pad,output,list of I/O pads/pins
par,output,Place and route log
pcf,,physical constraints file; used by bitgen
pdf,output,Acrobat document for core
ppr,,PlanAhead project file
prj,input,project file
prm,,PROM file generation control file
prn,output,exported ChipScope .csv file. Often lacks that suffix.
psg,output,PlanAhead strategy file
ptxw,,twx file which project navigator uses for parsing 
pwr,,
pxml,,associated with partitions
rba,output,read back file created by bitgen; binary
rbb,output,read back file created by bitgen; ascii
rbd,output,read back file created by bitgen; data only
rbt,output,bit file in different format
restore,,
rtf,output,Documentation
runs,,directory in PlanAhead
rst,,
scr,,XST synthesis script
sdbl,,
sdbx,,Installation files
sdc,input,timing file [thanks @trondd]
sedif
sh,input,Linux shell script. Some are generated by PlanAhead
srcs,,directory in PlanAhead
srp,output,Synthesis log file
stx,,
sym,output,Core symbol file
tsi,,
txt,output,log file
twr,output,timing report
twx,output,
ucf,input,constraints file
unroutes,output,report file
urf,input,User Rules File; used by NGDBuild
ut,,
v,input or output,Verilog file for code. Output of coregen
vdbl,,
vbdx,,
veo,output,Verilog timing simulation file
vhd,input or output,input source VHDL file; output from Coregen
vho,output,VHDL timing simulation.
wcfg,input,ISim waveform configuration file
xaw,output,generated by Coregen
xbcd,,    
xco,,use by Coregen to regenerate cores. Contains core's parameters
xdc,,
xdl,,
xise,,created by coregen
xlsx,,some report
xml,,some are output reports
xmp,,(EDK)
xmsgs,output,log file
xpa,,
xpe,,
xpi,,
xreport,output,report file
xrpt,output,report file, others are inputs to PlanAhead
xsf,,symbol file for Mentor
xst,output,associated with HTML file?
xsl,,
xst,,
unroutes,output,report file
wbd,output,Waveform Database
wxbt,,
y,,

Saya telah membuat proyek di Github yang disebut X-MimeTypes yang bertujuan untuk memberikan dasar yang dapat digunakan komunitas untuk sekali dan untuk semua membuat basis pengetahuan yang tepat tentang jenis file yang digunakan dalam industri EDA.

Pendekatan ini memiliki beberapa kelebihan dibandingkan dengan hanya mendaftarkan semua file yang dikenal dalam daftar seperti yang dilakukan pada jawaban sebelumnya:

• Ada di Github, dengan demikian terbuka dan versinya dikontrol sehingga Anda dapat melihat riwayat lengkap.

• Format yang digunakan cocok dengan yang ada pada database mimetype OpenDesktop. Sekali lagi, ada banyak keuntungan dalam menggunakan pendekatan ini.

  • Itu terbukti.
  • Itu bisa diperpanjang. Ekstensi saat ini memungkinkan setiap jenis ditandai sebagai dihasilkan atau tidak. Sangat berguna untuk kontrol versi dan operasi pembersihan dll.
  • Di Linux Anda dapat menambahkan file ini ke database mime sistem Anda dan semua program akan mengenali jenis-jenis dalam file tersebut.
  • Ini mendukung kemampuan untuk mengklasifikasikan file menggunakan header ajaib dll. Contoh mengapa ini diperlukan adalah file konfigurasi biner Xilinx yang berakhir dengan * .bin. Database tipe mime standar mendefinisikan file .bin sebagai aplikasi / octet-stream , sehingga akan ditangani sebagai file biner normal dan tidak akan diambil sebagai file konfigurasi biner Xilinx. Spesifikasi mimetype dengan mudah menyelesaikan masalah ini menggunakan header ajaib. Dengan demikian, definisi mimetype yang benar untuk file Xilinx .bin adalah:

  <mime-type type="application/vnd.xilinx.bitgen.binary_configuration_file">
    <comment xml:lang="en">Xilinx Binary Configuration File</comment>
    <glob pattern="*.bin"/>
    <magic priority="60">
      <match type="string" value="\xff\xff\xff\xff" offset="0"/>
    </magic>  
    <x:generated>true</x:generated>
  </mime-type>

• Siapa pun dapat mengajukan bug terhadap repositori, mengkloningnya dll.
• Ini bukan vendor khusus.

Jenis mime EDA dapat diakses di sini .

Proyek semacam itu benar-benar membutuhkan kekuatan kerumunan, sehingga setiap kontribusi kecil akan membuat basis data lebih bermanfaat bagi banyak orang desainer FPGA di luar sana.

Solusi lain untuk mengurutkan file input dari file output ini:

1) Bangun FPGA

2) impor semuanya ke sistem kontrol versi (mis. Git init; git add.; Git commit -m "init";)

3) jalankan kembali pembangunan FPGA

4) semua file yang dimodifikasi ('git status') setelah proses kedua paling mungkin adalah file output (termasuk file log, ...) dan yang tidak dimodifikasi adalah file input.

Inilah yang saya lakukan ketika saya menerima direktori atau file zip dengan pesan "ini proyeknya, tolong perbaiki ..."