Dihasilkan dalam DRAM dan Proses Redundan Besar-besaran lainnya

Saya sekarang menyisir literatur teknik elektro pada jenis strategi yang digunakan untuk menghasilkan sistem yang sangat kompleks tetapi juga sangat rapuh seperti DRAM, di mana Anda memiliki serangkaian jutaan komponen dan di mana kegagalan tunggal dapat merusak seluruh sistem .

Sepertinya strategi umum yang digunakan adalah pembuatan sistem yang jauh lebih besar, dan kemudian penonaktifan baris / kolom yang rusak menggunakan sekering yang dapat diatur. Saya telah membaca [1] bahwa (per 2008) tidak ada modul DRAM yang berfungsi, dan untuk modul 1GB DDR3, dengan semua teknologi perbaikan yang ada, hasil keseluruhan meningkat dari ~ 0% menjadi sekitar 70% .

Namun, itu hanya satu titik data. Yang saya pikirkan adalah, apakah ini sesuatu yang diiklankan di lapangan? Apakah ada sumber yang layak untuk membahas peningkatan hasil dibandingkan dengan SoA? Saya memiliki sumber-sumber seperti ini [2], yang melakukan pekerjaan yang layak untuk membahas hasil dari pertimbangan prinsip pertama, tetapi itu tahun 1991, dan saya membayangkan / berharap semuanya menjadi lebih baik sekarang.

Selain itu, apakah penggunaan baris / kolom redundan masih digunakan bahkan hingga hari ini? Berapa banyak ruang tambahan yang dibutuhkan oleh teknologi redundansi ini?

Saya juga telah melihat sistem paralel lainnya seperti layar TFT. Seorang kolega menyebutkan bahwa Samsung, pada satu titik, merasa lebih murah untuk membuat display yang rusak dan kemudian memperbaikinya daripada meningkatkan prosesnya ke hasil yang dapat diterima. Saya belum menemukan sumber yang layak tentang ini.

Referensi

[1]: Gutmann, Ronald J, et al. Teknologi Proses Iaf Level 3-d Wafer. New York: Springer, 2008. [2]: Horiguchi, Masahi, et al. "Teknik redundansi yang fleksibel untuk DRAM dengan kepadatan tinggi." Sirkuit Solid-State, Jurnal IEEE 26.1 (1991): 12-17.

dram redundancy

— Mephistopheles
sumber

Redundansi baris dan kolom masih digunakan sampai sekarang. Redundansi tingkat-blok digunakan dalam cache Itanium 2 L3 (lihat Stefan Rusu et al., "Itanium 2 Processor 6M: Frekuensi Tinggi dan Lebih Besar L3 Cache", 2004). Pertimbangan lain untuk hasil adalah binning baik untuk kecepatan / daya / suhu operasi dan "kapasitas" (misalnya, chip multiprosesor dapat dijual dengan berbagai jumlah inti; bahkan jumlah cacat yang tinggi, DRAM dapat, secara teori, dijual sebagai setengah kapasitas bagian).

— Paul A. Clayton

menarik, terima kasih. Melihat desain cache, saya melihat 140 subarrays, masing-masing dengan 2 sub-bank, yang pada gilirannya memiliki delapan blok array 96x256. Setiap blok memiliki 32 bit. Yang berarti ada, secara total, 140 * 2 * 8 * 96 * 256 * 32 = 1,762x10 ^ 9 bit diperlukan untuk menghasilkan 48x10 ^ 6 bit penyimpanan. Apakah ini benar?

— Mephistopheles

Tidak, 32 bit adalah bagian dari blok 96x256 (12 cara cache * 8 * 4 * 32 bit per baris cache). Perlu juga dicatat bahwa beberapa bit digunakan untuk ECC, sehingga cache memiliki 6MiB data . (Penggunaan ECC memperkenalkan kerutan lain dalam hasil di bawah penandaan. Persyaratan ECC bervariasi berdasarkan aplikasi dan kelebihan ECC dapat digunakan untuk mendukung tegangan yang lebih rendah (atau kecepatan refresh untuk DRAM) tanpa kehilangan data untuk bagian daya yang lebih rendah serta memberikan koreksi untuk pembuatan cacat. Ini lebih merupakan pertimbangan teoretis karena faktor pemasaran umumnya tidak memungkinkan fleksibilitas semacam itu.)

— Paul A. Clayton

Terima kasih lagi. Ini lebih untuk mendapatkan perkiraan biaya keseluruhan proses pembuatan. Artinya, berapa banyak ruang dewan tambahan (sebagai perwakilan untuk sumber daya fisik yang dikeluarkan) diperlukan untuk mencapai 6MiB ini? Saya akan mencoba memperkirakan ini dari area yang diambil oleh cache L3 dan kembali kepada Anda.

— Mephistopheles

Menggunakan area sel bit tidak memperhitungkan decode baris dan overhead lainnya. Overhead area redundansi dapat diperkirakan dengan mengakui bahwa 4 dari 140 subarrays adalah suku cadang (sedikit di atas 3% overhead), mengabaikan overhead routing tambahan. Juga harus dicatat bahwa versi cache 3MiB L3 telah terjual, jadi hasil untuk versi 6MiB diizinkan lebih rendah. (Saya akan menebak bahwa menggunakan transistor berukuran lebih besar dari minimum untuk sel SRAM, untuk kebocoran yang lebih rendah, mungkin juga sedikit mengurangi tingkat cacat efektif.) 136 subarrays yang digunakan menunjukkan 8 untuk ECC (6 +% overhead).

— Paul A. Clayton

Tidak ada produsen akan pernah merilis data hasil kecuali mereka harus untuk beberapa alasan. Itu dianggap sebagai rahasia dagang. Jadi- untuk menjawab pertanyaan Anda secara langsung, tidak- tidak diiklankan di industri.

Namun, ada banyak insinyur yang tugasnya untuk meningkatkan throughput jalur dan hasil akhir. Ini sering terdiri dari menggunakan teknik seperti binning dan blok redundansi untuk membuat kerugian dari fungsi garis cukup untuk dijual. Blok redundansi sudah pasti digunakan saat ini. Sangat mudah untuk dianalisis:

(blok gagal per bagian) / (blok per bagian) * (blok gagal per bagian) / (blok per bagian)

Itu akan membuat Anda probabilitas kedua blok paralel gagal. Saya ragu Anda akan mendapatkan hasil terendah 70%, karena biasanya 90% adalah hasil minimum yang dapat diterima.

— Tom Brendlinger
sumber

Sementara saya menghargai jawaban Anda, @ Paul-a-clayton memberikan informasi ini dan juga dapat mengutip publikasi nyata (khususnya Itanium 2) dalam komentar. Lebih lanjut, sementara redundansi blok dibahas dalam makalah-makalah tersebut, dikatakan "Penggunaan subarrays ini mengoptimalkan pemanfaatan area die tanpa membatasi denah lantai inti" tanpa menyebutkan toleransi kesalahan. Jika Anda memiliki makalah yang secara khusus mengusulkan redundansi blok sebagai alat untuk mengatasi kesalahan, mereka akan sangat dihargai.

— Mephistopheles