Jujur saja, jika Anda benar-benar menginginkan format netlist yang dalam praktiknya dapat bekerja dengan hampir semua alat, Anda hanya memiliki dua pilihan serius:
Ya, ini adalah bahasa deskripsi perangkat keras yang lengkap, dan menggunakannya sebagai format netlist dapat dianggap berlebihan. Namun, ini sangat mudah, dan jika sebuah alat meludahkan VHDL atau Verilog struktural yang sederhana, Anda bisa cukup yakin bahwa Anda akan dapat menarik desain kembali ke hampir semua alat EDA lainnya.
Sebagai manfaat tambahan, sebagian besar format netlist lainnya (misalnya EDIF) perlu memiliki kumpulan primitif yang ditentukan secara eksternal - baik yang khusus untuk vendor, atau sesuatu seperti LPM. Dengan VHDL dan Verilog, daun level terendah (primitif) dapat berupa apa saja yang Anda inginkan (mis. Kode RTL yang dapat disintesis, model simulasi, kotak hitam, dll).
Namun, jika Anda benar - benar harus memiliki format netlist yang sebenarnya, saya sarankan untuk menggunakan format gnetlist, yang kemudian dapat dikonversi ke banyak format lainnya.