Saya bermaksud menggunakan IC yang memerlukan input jam 14,3MHz, tetapi ingin mengendarainya dari sumber 10MHz yang stabil - berasal dari GPS. Bagaimana cara mengubah jam 10MHz menjadi 14,3MHz yang dibutuhkan IC?
Saya bermaksud menggunakan IC yang memerlukan input jam 14,3MHz, tetapi ingin mengendarainya dari sumber 10MHz yang stabil - berasal dari GPS. Bagaimana cara mengubah jam 10MHz menjadi 14,3MHz yang dibutuhkan IC?
Jawaban:
Yang Anda butuhkan adalah PLL , loop fase-terkunci . Ia bekerja dengan membandingkan satu osilator yang dapat Anda kontrol, dengan osilator referensi. Kuncinya adalah bahwa mudah untuk membagi frekuensi osilator menggunakan penghitung digital, jadi apa yang Anda lakukan di sini adalah untuk membagi osilator 14,3 MHz dengan 143, referensi 10,0 MHz dengan 100, dan kemudian gunakan output dari perbandingan ini untuk pastikan bahwa sumber 14.3 berjalan pada hubungan yang tepat dengan referensi 10 MHz yang stabil.
Ada banyak sirkuit yang dapat melakukan semua ini dalam satu paket, kadang-kadang bahkan termasuk osilator referensi. Sangat umum harus mensintesis frekuensi dari osilator stabil, jadi ini tidak biasa.
Dimungkinkan untuk mengubah urutan multiplikasi dan divisi untuk menghindari frekuensi di atas . Jika Anda ingin gelombang yang cukup persegi, langkah terakhir harus menjadi divisi dengan .
---
untuk membuat garis horizontal untuk memisahkan bagian-bagian dari jawaban yang lebih panjang.
Jika Anda ingin 14,31818181818 MHz dari sumber 10 MHz, itu sulit. The 14.31818 MHz adalah frekuensi burst warna TV Amerika, nilai tepatnya adalah 315/22 MHz. Anda dapat membagi 10 MHz dengan 2, kalikan dengan 9 dan dengan 7 untuk mendapatkan 315 MHz. Kemudian Anda membagi dengan 22 untuk mendapatkan frekuensi yang Anda inginkan. Mungkin diperlukan lebih dari satu PLL untuk melakukan itu. Cara lain adalah dengan membagi 10 MHz dengan 4 dan kalikan dengan 9 dan 7 dan akhirnya bagi dengan 11.
Tentu saja secara teori dimungkinkan untuk mengalikan dengan 63 dan kemudian membaginya dengan 44. Tetapi ini membutuhkan osilator PLL yang sangat cepat untuk 630 MHz dan juga pembagi frekuensi yang cepat. Saya menyarankan untuk membagi dengan 22 terlebih dahulu, kemudian mengalikan dengan 63 dan akhirnya membagi dengan 2. Tetapi untuk jitter fase rendah, memisahkan perkalian dengan 9 dan 7 mungkin lebih baik.
Jenis chip apa yang Anda gunakan yang memiliki persyaratan itu, dan apa yang akan menjadi jitter yang diijinkan? Jika Anda bisa hidup dengan jitter dalam jumlah besar, salah satu pendekatannya adalah menggunakan perangkat yang mengubah tepi naik dan turun menjadi pulsa (secara efektif menggandakan 10MHz menjadi 20Mhz) dan kemudian membuang 25 pulsa dari setiap 88, atau Anda bisa menggunakan 25MHz atau jam yang lebih cepat untuk menggerakkan CPLD atau FPGA yang berperilaku sama tetapi menggunakan referensi 10MHz untuk menyesuaikan berapa banyak pulsa yang perlu dilewati. Kedua pendekatan akan memiliki jitter yang cukup besar, tetapi tergantung pada apa yang sedang dilakukan dengan clock 14.3818Mhz yang mungkin dapat diterima. Jika menggunakannya untuk pembuatan kroma NTSC, efek jitter mungkin diminimalkan jika frekuensinya dipilih sehingga frame alternatif memiliki kira-kira jitter bergantian.
Meskipun dimungkinkan untuk "menurunkan" 14.3mHz dari osilator 10mHz, seperti yang ditunjukkan dalam jawaban lain, Anda tidak harus melakukannya . Sebuah sederhana solusi, adalah dengan menambahkan sebuah 14.3mHz osilator kristal. Ukuran, volume, dan biaya solusi ini sebanding dengan solusi lainnya.