Ketika ukuran teknologi menurun, resistansi kawat / kapasitansi tidak dapat mengukur secara proporsional dengan penundaan propagasi dari transistor yang sekarang lebih cepat / lebih kecil. Karena itu, penundaan menjadi sebagian besar didominasi oleh kawat (karena transistor yang menyusun gerbang menyusut; baik kapasitansi input dan kemampuan output drive berkurang).
Jadi, ada tradeoff antara transistor yang lebih cepat dan kemampuan drive dari transistor yang sama untuk beban yang diberikan. Ketika Anda mempertimbangkan bahwa beban paling signifikan untuk sebagian besar gerbang digital adalah kapasitansi kawat dan perlindungan ESD di gerbang berikut, Anda akan menyadari bahwa ada titik di mana membuat transistor lebih kecil (lebih cepat dan lebih lemah) tidak lagi mengurangi penundaan di tempat. (karena beban gerbang didominasi oleh kawat dan hambatan ESD / kapasitansi kabel dan perlindungan ESD ke gerbang berikutnya).
CPU dapat mengurangi ini karena semuanya terintegrasi bersama dengan kabel berukuran secara proporsional. Meski begitu, penskalaan gerbang keterlambatan tidak dicocokkan dengan penskalaan penundaan interkoneksi. Kapasitansi kawat berkurang dengan membuat kawat lebih kecil (lebih pendek dan / atau lebih tipis) dan mengisinya dari konduktor terdekat. Membuat kawat lebih tipis memiliki efek samping juga meningkatkan resistansi kawat.
Setelah Anda melepas chip, ukuran kawat yang menghubungkan masing-masing IC menjadi sangat besar (tebal dan panjang). Tidak ada gunanya membuat IC yang beralih pada 2GHz saat itu hanya bisa mendorong 2fF. Tidak ada cara untuk menghubungkan IC bersama-sama tanpa melebihi kemampuan drive maksimum. Sebagai contoh, "panjang" kawat dalam teknologi proses yang lebih baru (7-22nm) adalah antara 10-100um panjang (dan mungkin 80nm dengan lebar 120nm). Anda tidak dapat mencapai ini secara wajar, tidak peduli seberapa pintar Anda dengan penempatan IC monolitik individual Anda.
Dan saya juga setuju dengan Jonon, mengenai ESD dan output buffering.
Sebagai contoh numerik tentang buffering keluaran, pertimbangkan teknologi praktis saat ini NAND gate memiliki delay 25ps dengan beban yang sesuai, dan input slew ~ 25ps.
Mengabaikan penundaan untuk melewati bantalan / sirkuit ESD; gerbang ini hanya bisa mengemudi ~ 2-3fF. Untuk buffer ini hingga tingkat yang sesuai pada output Anda mungkin memerlukan banyak tahap buffer.
Setiap tahap buffer akan mengalami keterlambatan sekitar ~ 20ps pada fanout 4. Jadi Anda dapat melihat bahwa Anda sangat cepat kehilangan manfaat dari gerbang yang lebih cepat ketika Anda harus buffer output begitu banyak.
Mari kita asumsikan kapasitansi input melalui kabel + perlindungan ESD (beban yang harus dikendarai setiap gerbang) sekitar 130fF, yang mungkin sangat diremehkan. Menggunakan fanout ~ 4 untuk setiap tahap Anda akan membutuhkan 2fF-> 8fF-> 16fF-> 32fF-> 128fF: 4 tahap buffering.
Ini meningkatkan penundaan NAND 25ps ke 105ps. Dan diharapkan perlindungan ESD di gerbang berikutnya juga akan menambah penundaan.
Jadi, ada keseimbangan antara "menggunakan gerbang tercepat dan buffering output" dan "menggunakan gerbang lebih lambat yang secara inheren (karena transistor yang lebih besar) memiliki lebih banyak drive output, dan dengan demikian memerlukan lebih sedikit tahapan buffering output". Dugaan saya adalah bahwa penundaan ini terjadi sekitar 1ns untuk gerbang logika tujuan umum.
CPU yang harus berinteraksi dengan dunia eksternal mendapatkan lebih banyak pengembalian investasi penyangga mereka (dan karenanya masih mengejar teknologi yang lebih kecil dan lebih kecil) karena daripada membayar biaya itu di antara setiap gerbang, mereka membayarnya sekali di setiap port I / O.