Apakah Anda menggunakan VHDL saat ini?

Saya seorang mahasiswa Teknik Elektro dan saya sedang mempelajari bahasa deskripsi perangkat keras yang dikenal sebagai VHDL. Saya mencarinya di Google mencari IDE (saya menggunakan mac), tetapi bahasa ini tampaknya sudah mati.

Jadi, inilah pertanyaan saya: dalam pekerjaan masa depan saya sebagai insinyur listrik, apakah VHDL akan bermanfaat bagi saya? Apakah Anda menggunakannya?

UPDATE: Terima kasih semuanya atas jawabannya, saya jelas salah dengan kesan pertama saya.

Saya menggunakan HANYA VHDL. Jauh dari mati. Beberapa tahun yang lalu sepertinya 50/50 perpecahan antara orang yang menggunakan VHDL atau Verilog (bukti anekdotal terbaik), tetapi saya ragu bahwa itu telah banyak berubah sejak saat itu.

Versi terbaru dari VHDL adalah "VHDL-2008", yang dalam istilah standar bahasa baru kemarin.

Jika Anda berencana untuk bekerja dengan logika yang dapat diprogram (mis. FPGA, bukan MCU), VHDL dan Verilog adalah dua bahasa yang harus Anda ketahui. Sebagai siswa, Anda mungkin harus mempelajari keduanya, menggunakan keduanya dan diperiksa keduanya. Itu memang benar bagi saya (dan saya hanya mengambil beberapa kursus dalam desain ASIC), meskipun itu sudah lama sekali.

Kemungkinannya adalah VHDL atau Verilog akan lebih disukai untuk Anda. Saya memiliki preferensi pribadi untuk Verilog, tetapi mengetahui keduanya membantu.

Sebagai insinyur masa depan, Anda secara kasar dapat melipatgandakan peluang mendapatkan pekerjaan yang baik dalam mendesain dengan FPGA (dan teknologi serupa) jika Anda dapat menggunakan Verilog dan VHDL.

Anda harus mencoba membuat pilihan sebagai tidak relevan (bagi Anda) sebanyak mungkin, mengesampingkan preferensi pribadi. Bahasa hanyalah sarana untuk mencapai tujuan, bukan tujuan itu sendiri. Anggap diri Anda beruntung, hanya ada dua HDL besar di luar sana. Jika Anda adalah seorang ilmuwan komputer, Anda harus mempelajari selusin keluarga bahasa pemrograman yang sangat berbeda, dan dapat mempelajari yang baru dalam hitungan jam, dan memahami idiomnya dalam hitungan hari.

Selain itu: bahasa pemrograman (digunakan untuk mengontrol operasi Turing Machines) dan bahasa deskripsi perangkat keras (digunakan untuk mengontrol konfigurasi perangkat keras) adalah hal-hal yang berbeda secara bersamaan, meskipun sebagian besar HDL memiliki struktur yang membuatnya terlihat seperti bahasa pemrograman, atau menjadikannya pemrograman bahasa juga . Jika ini membingungkan, cukup terima bahwa Anda tidak dapat menulis sistem operasi komputer dalam VHDL, sama seperti Anda tidak dapat menggambarkan CPU RISC dalam C.

VHDL bukan bahasa mati. Masalah Anda adalah bahwa Anda sedang mencari alat untuk melakukan pemrograman VHDL pada Mac OS X. Sayangnya, ada sangat sedikit opsi untuk melakukan pemrograman HDL (Verilog atau VHDL) yang layak dari Mac. Satu-satunya pilihan nyata yang saya tahu (di mana real adalah kata sifat yang cukup fleksibel) adalah Icarus Verilog Simulator .

Pilihan nyata lainnya, dan yang saya pilih, adalah untuk Boot Camp Mac Anda dan mengambil alat berbasis Windows atau Linux dengan cara itu.

Ya, saya menggunakan VHDL setiap hari. Dan C ++, C, Matlab, Python . Lebih jarang saya juga menggunakan TCL, Perl, Makefiles, skrip Bash, dan bahkan skrip CMD (aagh!)

VHDL pasti tidak mati. Ini bersaing dengan bahasa Verilog (atau lebih tepatnya, dengan Sucessor Verilog, SystemVerilog).

Pemahaman saya adalah bahwa untuk alasan apa pun secara historis VHDL adalah bahasa yang lebih umum untuk desain FPGA, dan kebalikan dari desain ASIC.

Bahasa secara sintaksis agak berbeda, tetapi secara semenastik cukup mirip sehingga untuk tujuan desain mereka hampir saling dipertukarkan. Karena itu sebagian besar tergantung pada organisasi yang digunakan.

Sekarang dibandingkan dengan bahasa pemrograman (VHDL dan Verilog adalah HDL (Perangkat Keras Deskripsi Langauges), bukan bahasa pemrograman) tidak ada banyak alat gratis yang bermanfaat. Alat terbaik umumnya adalah produk komersial yang mahal (meskipun mereka sering menawarkan lisensi akademik gratis).

Saya dulu menggunakan VHDL karena itulah yang diajarkan di sekolah. Saya sekarang menggunakan Verilog hanya karena itu satu-satunya bahasa yang mendukung kebanyakan alat open source FPGA / HDL seperti YOSYS, IceStorm, PrjTrellis dll. Saya punya Mac, jadi saya harus menggunakan programmer dan kompiler FPGA open source karena Xilinx, Altera, atau Lattice merilis alat mereka untuk OS X. Seseorang dapat menggunakan Wine, tetapi saya telah menemukan alat open source untuk menjadi pesanan lebih cepat (belum lagi gratis).

Terakhir, alasan terbesar yang saya miliki untuk menggunakan Verilog adalah alat Verilator. Verilator memungkinkan Anda untuk mengompilasi Verilog ke dalam kode C dan secara harfiah instantiate perangkat keras pada komputer Anda yang dapat berkomunikasi dengan perpustakaan lain. Saya melakukan desain Convolutional Network dalam HDL, jadi ini berarti saya dapat memiliki data push python ke FPGA virtual saya dan menerima gambar kembali. Saya bahkan pernah mendengar hal-hal gila dimana pencipta ZipCPU memuat dan berinteraksi dengan aliran data pada FPGA virtualnya. Sayangnya Verilator hanya mendukung Verilog - tetapi memang demikian.

Selain itu, profesor sistem Embedded saya mengatakan bahwa VHDL secara historis populer untuk pendidikan dan penggunaan pemerintah karena merupakan standar terbuka sejak awal. Setelah ditutup selama 10 tahun atau lebih, Verilog akhirnya diterbitkan sebagai standar terbuka. Pada saat ini, VHDL sudah meninggalkan jejaknya.

Saya akan menggemakan jawaban lain dengan mengatakan VHDL jauh dari mati. Ini adalah salah satu dari dua bahasa yang dapat Anda pilih untuk mendesain FPGA. Sebagaimana dinyatakan dalam jawaban lain, Verilog adalah satu-satunya pilihan Anda. Sejauh ini saya hanya bekerja di tempat-tempat yang menggunakan VHDL (sepertinya regional, bahasa mana yang akan digunakan). Jika Anda ingin alat untuk mendesain dalam baik, saya akan menyarankan mengambil XST Xilinx suite atau Alart's Quartus suite.

Jika Anda ingin mengetahui apakah VHDL masih hidup, coba cari beberapa situs pencari kerja seperti dice.com, monster.com, atau memang.com untuk vhdl. Anda akan menemukan ceruk yang sedikit lebih dari pemrograman C / C ++ standar, tetapi sangat diinginkan.

Saya telah menggunakan VHDL di Intel dan Qualcomm, serta di berbagai perusahaan industri pertahanan dan startup.

Chip MSM Qualcomm yang masuk ponsel ditulis dalam VHDL. Saya setuju dengan poster-poster lain yang tampaknya bersifat regional.

Rekayasa kelistrikan adalah bidang yang luas dan Anda mungkin akhirnya tidak membutuhkan VHDL misalnya jika Anda memutuskan untuk berspesialisasi dalam RF. Tetapi jika Anda akan ke Digital Hardware dan / atau desain FPGA maka Anda akan membutuhkan VHDL atau Verilog dan banyak bahasa scripting lainnya seperti TCL, Perl, Python dan Matlab. Tidak perlu terlalu khawatir dengan pilihan antara VHDL dan Verilog. Mereka hanya bahasa untuk mengekspresikan desain Anda. Dasar-dasar desain digital tetap sama.

Seperti yang orang lain katakan, VHDL dan Verilog digunakan untuk menggambarkan desain perangkat keras digital. Kode tersebut kemudian diproses oleh alat "sintesis" yang menghasilkan logika yang akan mencapai perangkat keras yang kami jelaskan yang pada dasarnya menghasilkan netlist.

VHDL lebih populer di Eropa dan Verilog lebih populer di Amerika Serikat. Namun, yang terbaik adalah mempelajari keduanya. Dalam pekerjaan memberi Anda sebagian besar hanya akan menggunakan salah satunya. Namun, mungkin harus membaca kode juga.

Saya telah menjadi insinyur selama beberapa tahun dan telah melihat VHDL digunakan dalam semua kasus. Saya dari Inggris.

Poin utama dari perdebatan adalah karena desain telah menjadi sangat kompleks selama bertahun-tahun, kami membutuhkan pendekatan baru dalam verifikasi desain. Di sinilah kami menggunakan simulasi untuk membuktikan bahwa desain kami berfungsi sebagaimana dimaksud. Ini adalah tahap siklus desain yang paling kritis dan di mana sebagian besar waktu dihabiskan.

Bertahun-tahun yang lalu, bahasa yang disebut SystemVerilog dibuat untuk menambahkan fitur yang kuat ke Verilog yang kemudian dapat digunakan untuk meningkatkan desain kemampuan verifikasi desainnya. SystemVerilog berisi Verilog di dalamnya, dan banyak lagi. SystemVerilog adalah HVL yaitu bahasa verifikasi perangkat keras, sedangkan Verilog dan VHDL adalah HDL yaitu bahasa deskripsi perangkat keras. Ini membuat VHDL terlihat lebih lemah daripada Verilog karena jika seseorang ingin menggunakan satu bahasa dan perangkat lunak untuk menulis desain yang kompleks dan memverifikasi mereka menggunakan teknik kompleks seperti pembangkitan stimulus acak terbatas dan testbenches berbasis pernyataan, mereka harus memilih SystemVerilog dan menjatuhkan VHDL. Namun, baru-baru ini metodologi yang disebut OSVVM telah dibuat yang memanfaatkan VHDL-2008 untuk mencapai fitur yang sama ditemukan di SystemVerilog tetapi dalam VHDL.

Pada saat ini, Anda bisa belajar dan aman.

Saya harus mengatakan VHDL sedang sekarat. alasan:

1. vhdl2008 belum sepenuhnya didukung oleh EDA. Sekarang tahun 2018
2. Perpustakaan baik-baik saja. Tetapi jika Anda menginginkan fitur mewah, itu terlalu sulit. Misalnya, ada terlalu banyak pertanyaan ieee_proposeddi internet. File IO gila.
3. Saya suka gaya yang ketat, tetapi tidak boleh merepotkan atau berlebihan. v2008 membuatnya lebih baik, tetapi belum sepenuhnya didukung oleh EDA. Jadi, saya masih menggunakan v93.
4. Verifikasi domain SystemVerilog.

Saya tahu ada beberapa perusahaan yang telah menempatkan SV ke prioritas yang lebih tinggi daripada VHDL mengenai desain RTL. Jadi untuk pemula, pelajari saja SV.

VHDL adalah bahasa iblis. Semua industri komersial dan militer pantai barat menggunakan Verilog. Hanya perusahaan militer dinosaurus lama di pantai timur (seperti BAE) yang menggunakan VHDL. Ini tentang pengurangan 50% dalam mengetik saat menggunakan Verilog ayat VHDL. Sekarang Anda mulai melihat perusahaan militer pantai timur akhirnya mogok dan mengadopsi Verilog. Pernahkah Anda mendengar tentang System VHDL, bukan? VHDL akhirnya akan pergi di pinggir jalan seperti bahasa perangkat lunak Ada.