Mengapa MIPS menggunakan R0 sebagai "nol" ketika Anda hanya bisa XOR dua register untuk menghasilkan 0?

Saya pikir saya sedang mencari jawaban untuk pertanyaan trivia. Saya mencoba memahami mengapa arsitektur MIPS menggunakan nilai "nol" eksplisit dalam register ketika Anda dapat mencapai hal yang sama dengan hanya XOR'ing register apa pun terhadap dirinya sendiri. Orang bisa mengatakan bahwa operasi sudah dilakukan untuk Anda; Namun, saya tidak bisa membayangkan situasi di mana Anda akan menggunakan banyak nilai "nol". Saya membaca makalah asli Hennessey, dan hanya menetapkan nol sebagai fakta tanpa pembenaran nyata.

Apakah alasan logis untuk memiliki tugas biner kode-nol nol ada?

pembaruan: Dalam 8k dari executable dari xc32-gcc untuk inti MIPS di PIC32MZ, saya punya satu contoh "nol".

add     t3,t1,zero

jawaban aktual: Saya memberikan hadiah kepada orang yang memiliki informasi tentang MIPS dan kode kondisi. Jawabannya sebenarnya terletak pada arsitektur MIPS untuk kondisi. Meskipun pada awalnya saya tidak ingin menetapkan waktu untuk ini, saya meninjau arsitektur untuk opensparc , MIPS-V , dan OpenPOWER (dokumen ini bersifat internal) dan di sini adalah ringkasan temuan. Daftar R0 diperlukan untuk perbandingan pada cabang karena arsitektur pipa.

• bilangan bulat dibandingkan dengan nol dan cabang (bgez, bgtz, blez, bltz)
• integer membandingkan dua register dan cabang (beq, bne)
• integer membandingkan dua register dan trap (teq, tge, tlt, tne)
• integer bandingkan register dan segera dan trap (teqi, tgei, tlti, tnei)

Itu hanya datang ke bagaimana hardware terlihat dalam implementasi. Dari manual MIPS-V, ada kutipan tanpa referensi di halaman 68:

Cabang bersyarat dirancang untuk mencakup operasi perbandingan aritmatika antara dua register (seperti yang juga dilakukan dalam PA-RISC dan Xtensa ISA), daripada menggunakan kode kondisi (x86, ARM, SPARC, PowerPC), atau hanya membandingkan satu register dengan nol ( Alpha, MIPS), atau dua register only for equality (MIPS). Desain ini dimotivasi oleh pengamatan bahwa gabungan perintah bandingkan dan cabang ke dalam pipa biasa, menghindari status kode kondisi tambahan atau penggunaan register sementara, dan mengurangi ukuran kode statis dan instruksi dinamis mengambil trac. Poin lain adalah bahwa perbandingan terhadap nol memerlukan penundaan sirkuit non-trivial (terutama setelah pindah ke logika statis dalam proses lanjutan) dan karenanya hampir semahal perbandingan besarnya aritmatika. Keuntungan lain dari instruksi membandingkan-dan-cabang menyatu adalah bahwa cabang diamati sebelumnya dalam aliran instruksi front-end, dan dengan demikian dapat diprediksi sebelumnya. Mungkin ada keuntungan untuk desain dengan kode kondisi dalam kasus di mana beberapa cabang dapat diambil berdasarkan kode kondisi yang sama, tetapi kami percaya kasus ini relatif jarang.

Dokumen MIPS-V tidak mengenai penulis bagian yang dikutip. Saya berterima kasih kepada semua orang atas waktu dan pertimbangan mereka.

Daftar nol pada RISC CPU bermanfaat karena dua alasan:

Ini adalah konstanta yang berguna

Bergantung pada batasan ISA, Anda tidak dapat menggunakan literal dalam beberapa instruksi penyandian, tetapi Anda dapat yakin Anda dapat menggunakannya r0untuk mendapatkan 0.

Ini dapat digunakan untuk mensintesis instruksi lain

Ini mungkin poin paling penting. Sebagai perancang ISA, Anda dapat menukar register tujuan umum dengan register nol untuk dapat mensintesis instruksi berguna lainnya. Instruksi mensintesis itu baik karena dengan instruksi yang kurang aktual, Anda memerlukan lebih sedikit bit untuk meng-encode operasi dalam opcode, yang membebaskan ruang di ruang instruksi encoding. Anda dapat menggunakan ruang itu untuk memiliki mis. Alamat dan / atau literal alamat yang lebih besar.

Semantik register nol seperti /dev/zeropada sistem * nix: semua yang ditulis untuk itu dibuang, dan Anda selalu membaca kembali 0.

Mari kita lihat beberapa contoh bagaimana kita dapat membuat instruksi semu dengan bantuan daftar r0nol:

; ### Hypothetical CPU ###

; Assembler with syntax:
; op rd, rm, rn 
; => rd: destination, rm: 1st operand, rn: 2nd operand
; literal as #lit

; On an CPU architecture with a status register (which contains arithmetic status
; flags), `sub` can be used, with r0 as destination to discard result.
cmp rn, rm     ; => sub r0, rn, rm

; `add` instruction can be used as a `mov` instruction:
mov rd, rm     ; => add rd, rm, r0
mov rd, #lit   ; => add rd, r0, #lit

; Negate:
neg rd, rm     ; => sub rd, r0, rm

; On CPU without status flags,
nop            ; => add r0, r0, r0

; RISC-V's `jal` instruction -- Jump and Link: Jump to PC-relative instruction,
; save return address into rd; we can synthesize a `jmp` instruction out of it.
jmp dest       ; => jal r0, dest

; You can even load from an absolute (direct) address, for a usually small range
; of addresses by using a literal offset as an address.
ld rd, addr    ; => ld rd, [r0, #addr]

Kasus MIPS

Saya melihat lebih dekat pada set instruksi MIPS. Ada beberapa instruksi palsu yang menggunakan $zero; mereka terutama digunakan untuk cabang. Berikut adalah beberapa contoh dari apa yang saya temukan:

move $rt, $rs          => add $rt, $rs, $zero

not $rt, $rs           => nor $rt, $rs, $zero

b Label                => beq $zero, $zero, Label ; a small relative branch

bgt $rs, $rt, Label    => slt $at, $rt, $rs
                          bne $at, $zero, Label

blt $rs, $rt, Label    => slt $at, $rs, $rt
                          bne $at, $zero, Label

bge $rs, $rt, Label    => slt $at, $rs, $rt
                          beq $at, $zero, Label

ble $rs, $rt, Label    => slt $at, $rt, $rs
                          beq $at, $zero, Label

Adapun mengapa Anda hanya menemukan satu contoh $zeroregister dalam pembongkaran Anda, mungkin pembongkaran Anda yang cukup pintar untuk mengubah urutan instruksi yang dikenal menjadi instruksi semu yang setara.

Apakah daftar nol itu benar - benar bermanfaat?

Well, rupanya, ARM menemukan memiliki register nol cukup berguna sehingga pada (ARMv8-A core baru mereka, yang mengimplementasikan AArch64, sekarang ada register nol dalam mode 64-bit; tidak ada daftar nol sebelumnya. (Register agak istimewa, dalam beberapa konteks penyandian, ini adalah register nol, sedangkan register lain menunjuk stack pointer )

Sebagian besar implementasi ARM / POWER / SPARC memiliki register RAZ tersembunyi

Anda mungkin berpikir bahwa ARM32, SPARC dll tidak memiliki 0 register tetapi kenyataannya mereka melakukannya! Pada tingkat mikro-arsitektur, sebagian besar insinyur desain CPU menambahkan register 0 yang mungkin tidak terlihat oleh perangkat lunak (register nol ARM tidak terlihat) dan menggunakan register nol itu untuk merampingkan decode instruksi.

Pertimbangkan desain ARM32 modern khas yang memiliki register perangkat lunak tidak terlihat, katakan R16 berkabel ke 0. Pertimbangkan beban ARM32, banyak kasus instruksi memuat ARM32 termasuk dalam salah satu bentuk ini (Abaikan pengindeksan pra-posting sementara waktu untuk membuat diskusi tetap sederhana ) ...

LDR ra, [rb] // NOTE:The ! is optional and represents address writeback.
LDR ra, [rb, rc](!)
LDR ra, [rb, #k](!)

Di dalam prosesor, ini diterjemahkan ke jenderal

ldr.uop ra, rb, rx, rc, #c // Internal decoded instruction format.

sebelum memasuki tahap masalah di mana register dibaca. Perhatikan bahwa rx mewakili register untuk menulis kembali alamat yang diperbarui. Berikut ini beberapa contoh dekode:

LDR R0, [R1]      ==> ldr.uop R0, R1, R16, R16, #0 // Writeback to NULL. 
LDR R0, [R1, R2]! ==> ldr.uop R0, R1, R1, R2,   #0 // Writeback to R1.
LDR R0, [R1, #2]  ==> ldr.uop R0, R1, R16, R16, #2 // Writeback to NULL.

Pada level sirkuit, ketiga beban sebenarnya adalah instruksi internal yang sama dan cara mudah untuk mendapatkan ortogonalitas semacam ini adalah dengan membuat ground register R16. Karena R16 selalu di-ground, instruksi ini secara alami memecahkan kode dengan benar tanpa logika tambahan. Memetakan kelas instruksi ke format internal tunggal sangat membantu dalam implementasi superscalar karena mengurangi kompleksitas logika.

Alasan lain adalah cara efisien untuk membuang menulis. Instruksi dapat dinonaktifkan dengan hanya mengatur register tujuan dan bendera ke R16. Tidak perlu membuat sinyal kontrol lain untuk menonaktifkan write-back dll.

Sebagian besar implementasi prosesor terlepas dari arsitektur berakhir dengan model register RAZ di awal dalam pipa. Pipa MIPS pada dasarnya dimulai pada titik yang akan di arsitektur lain menjadi beberapa tahap di.

MIPS membuat pilihan yang tepat

Dengan demikian, register read-as-zero hampir wajib dalam setiap implementasi prosesor modern dan MIPS membuatnya terlihat oleh perangkat lunak jelas merupakan poin plus mengingat bagaimana ia merampingkan logika decode internal. Desainer prosesor MIPS tidak perlu menambahkan register RAZ tambahan karena $ 0 sudah tersedia. Karena RAZ tersedia untuk assembler, banyak instruksi psuedo tersedia untuk MIPS dan orang dapat menganggap ini sebagai mendorong bagian dari logika decode ke assembler itu sendiri alih-alih membuat format khusus untuk setiap jenis instruksi untuk menyembunyikan register RAZ dari perangkat lunak seperti arsitektur lainnya. Register RAZ adalah ide yang bagus dan itulah sebabnya ARMv8 menyalinnya.

Jika ARM32 memiliki register $ 0, logika decode akan menjadi lebih sederhana dan arsitektur akan jauh lebih baik dalam hal kecepatan, luas, dan daya. Misalnya, dari tiga versi LDR yang disajikan di atas, hanya 2 format yang diperlukan. Demikian pula, tidak perlu cadangan logika dekode untuk instruksi MOV dan MVN. Juga, CMP / CMN / TST / TEQ akan menjadi berlebihan. Juga tidak perlu membedakan antara short (MUL) dan multiplication panjang (UMULL / SMULL) karena multiplikasi pendek dapat dianggap sebagai multiplikasi panjang dengan register tinggi ditetapkan ke $ 0 dll.

Karena MIPS pada awalnya dirancang oleh tim kecil, kesederhanaan desain adalah penting dan dengan demikian $ 0 secara eksplisit dipilih dalam semangat RISC. ARM32 mempertahankan banyak fitur CISC tradisional di tingkat arsitektur.

_{Disclamer: Saya tidak benar-benar tahu assembler MIPS, tetapi register 0-nilai tidak unik untuk arsitektur ini, dan saya kira itu digunakan dengan cara yang sama seperti pada arsitektur RISC lainnya yang saya tahu.}

XORing sebuah register untuk mendapatkan 0 akan dikenakan biaya satu instruksi, sementara menggunakan register 0-nilai yang ditetapkan tidak akan dikenakan biaya.

Sebagai contoh, mov RX, RYinstruksi sering diterapkan sebagai add RX, RY, R0. Tanpa register bernilai 0, Anda harus xor RZ, RZsetiap kali ingin menggunakannya mov.

Contoh lain adalah cmpinstruksi dan variannya (seperti "bandingkan dan lompati", "bandingkan dan pindahkan", dll), di mana cmp RX, R0digunakan untuk menguji angka negatif.

Mengikat beberapa petunjuk ke tanah di ujung bank register Anda adalah murah (lebih murah daripada menjadikannya sebagai daftar lengkap).

Melakukan xor yang sebenarnya membutuhkan sedikit daya dan waktu untuk mengganti gerbang dan untuk kemudian menyimpannya di register, mengapa membayar biaya itu ketika nilai 0 yang ada dapat dengan mudah tersedia.

CPU modern juga memiliki register bernilai 0 (tersembunyi) yang dapat mereka gunakan sebagai hasil xor eax eaxinstruksi melalui penggantian nama register.