apa arti dari simbol pipa "|" di depan variabel

Saya menganalisis beberapa kode Verilog dan menemukan sesuatu seperti

wire z = |a & b;

sementara simultation kode berperilaku seperti

wire z = a & b;

jadi saya bertanya-tanya apa arti dari |simbol (pipa)? Apakah ini berdampak pada simulasi / sintesis?

Ini adalah operator pengurangan bit-bijaksana . |a & bberarti Anda menerapkan logika ATAU ke semua bit a(menghasilkan bit tunggal) dan kemudian melakukan logika DAN dari bit itu dan b. |atidak memiliki efek kapan abit tunggal.

Namun demikian, sangat umum untuk melihat pengurangan bit-wise diterapkan pada nilai bit tunggal. Salah satu kasus khas adalah kode yang dibuat secara otomatis di mana lebar sebenarnya atergantung pada konfigurasi. Kemungkinan lain adalah kode warisan ini di mana adulu memiliki beberapa bit. Ketika amenjadi nilai bit tunggal, jalur ini masih secara teknis benar sehingga operator reduksi yang tidak dibutuhkan ditinggalkan.