Adakah yang bisa menjelaskan poin dari set PNP / NPN ganda ini?

Saya suka menganggap diri saya cukup berpengalaman dalam Desain Elektronik, tetapi setelah dikontrak untuk meninjau skema ini, saya agak bingung. Ini pada dasarnya adalah tahap output dari catu daya pendorong:

Saya telah menggambar di garis merah untuk melambangkan di mana kekuatan sebenarnya mengalir. Q2 MOSFET di kiri atas masuk akal (meskipun tidak ada resistor basis untuk Q3, yang merupakan kesalahan pertama yang saya tunjukkan. 3.3V dari mikro langsung ke dioda basis-emitor 0.7V, youch!). Ini hanya saklar daya P-FET.

Apa yang aneh, tapi, setelah ini - pasangan Q4 / Q5. Q4 adalah transistor P-doped lain yang bertindak sebagai saklar, tetapi jaring yang menggerakkan basisnya di Q5 - dan apa yang mendorong Q5? Output dari Q4! Suatu paradoks jika Anda bertanya kepada saya. Ada dua masalah utama dari saya:

Yang pertama adalah, apa gunanya ini? Satu-satunya hal yang dapat saya pikirkan adalah, dengan asumsi Q4 (dan dengan demikian Q5) dinyalakan oleh "default" jika output + Vout disingkat menjadi GND, ini mematikan Q5, yang mematikan Q4, yang memutus tegangan output dari korslet secara langsung kata GND. Cukup adil, jika ini untuk apa - jika tidak, tolong perbaiki saya?
Yang kedua adalah, menghilangkan anggapan saya, apakah ini akan menyala pada awalnya? Jika Q4 adalah mode deplesi P-MOSFET, saya akan mengatakan ya karena ini akan "aktif" secara default, biarkan 12V mengalir dalam keadaan "awal", dan kemudian nyalakan Q5 hingga output + Vout disingkat menjadi GND. Dalam hal ini, tapi, ini hanya PNT BJT biasa, yang, kecuali aku gila, "mati" secara default. Dengan demikian, itu tidak akan pernah menyala.

Terima kasih. Setiap wawasan dari orang-orang akan menjadi hebat, karena sepertinya alat kecil yang berguna untuk mencegah arus pendek hubung singkat (meskipun saat ini, perlindungan semacam ini dibangun ke dalam banyak chip secara internal). Tetapi bagi saya sepertinya belum cukup dieksekusi dengan benar, dan perlu ada mode deplesi MOSFET di sana sebagai gantinya sehingga setidaknya memiliki keadaan awal yang ditentukan.

transistors analog

— DSWG
sumber

Q4 dan Q5 tidak masuk akal di sirkuit ini. Mereka berada dalam topologi SCR sehingga + Vout harus AKTIF dulu. Desain yang sangat aneh.

— Sparky256

Indikator sekering yang meledak?

— analogsystemsrf

@ Sparky256 Bagus, senang Anda setuju dengan saya. Saya juga berpikir memiliki BJT di jalur daya langsung mungkin bukan yang terbaik karena tegangan saturasi di CE. Anda memiliki penurunan ~ 0.2V dalam output yang diharapkan (bisa sangat penting untuk beberapa aplikasi) dan hilangnya daya VI di sana. Low Rds (on) MOSFET akan lebih baik bahkan hanya untuk itu

— DSWG

@ sstobbe Saya telah menggunakan yang di tumpukan desain FPGA dan dapat mengkonfirmasi nomor bagian yang mereka tentukan untuk Q3 bukan salah satu dari mereka. Rasanya saya hanya berurusan dengan desain berkualitas rendah di sini.

— DSWG

SCR mungkin dimaksudkan sebagai linggis untuk meledakkan sumbu, tetapi kemudian saya bertanya-tanya nilai apa dari R16 / R17 yang masuk akal untuk itu.

— CL.

Perilaku:

Sirkuit adalah kait.

Dengan asumsi tegangan awal melintasi C5 adalah 0V dan Q2 aktif, Vbe Q5 adalah 0V dan akan tetap seperti itu, kecuali jika beberapa bagian (tidak ditampilkan) lainnya dari rangkaian menarik tegangan dari + Vout net, menyalakan Q5 dan kemudian Q4 .

Dari sana, saya melihat dua kemungkinan jawaban:

Ini adalah cara yang aneh untuk mengaktifkan output dari tempat lain, yang terlalu rumit;
Ini desain yang buruk

Saya (dan semua komentator) akan menyukai teori kedua, yang dikonfirmasi oleh beberapa elemen lain, seperti kurangnya resistor basis pada Q3 atau penyaringan secara global.

Dalam Kesimpulan, periksa sisa skema untuk sesuatu yang dapat meningkatkanrap + Vout, atau contoh lain dari sirkuit yang disalin yang bukan milik.

— Sclrx
sumber

+1 untuk jawaban rasional ke sirkuit irasional.

— Sparky256