Menempatkan kapasitor bypass setelah VCC mencapai IC

14

Saya punya pertanyaan tentang kapasitor bypass dan kemungkinan penempatannya.

Saya merancang apa yang saya harapkan menjadi PCB dua sisi, yang memiliki VCC dan sebagian besar jalur data di satu sisi, dengan sebagian besar sisi lain sebagai pesawat GND yang dapat dilalui sisi pertama melalui yang diperlukan.

Saya telah menemukan gambar PCB online yang melakukan hal-hal serupa yang ingin saya capai, yaitu antarmuka sebagian besar bagian 3.3V pada PCB yang dirancang untuk kawin dengan host 5V. Dengan demikian, IC 3 keluarga SN74LVCH16245A melakukan terjemahan level sinyal dari 5V ke 3.3V dan sebaliknya.

Saya menemukan cara perancang melakukan bypass kapasitor menjadi elegan - tampaknya ada pesawat VCC kecil yang dibuat di bawah IC SN74LVCH16245A, dan bahwa garis VCC pada IC terhubung ke pesawat di sisi berlawanan pin mereka , dengan kapasitor bypass kemudian terhubung ke pin di sisi normal itu, dan kemudian koneksi lain kapasitor bypass dengan rapi vias ke sisi lain untuk GND.

Saya telah menggambar kotak di atas SN74LVCH16245A IC pada gambar di bawah ini:

Saya telah membuat diagram dari apa yang saya pikir sedang terjadi di bawah:

Pertanyaan saya adalah, apakah boleh memotong kapasitor untuk ditempatkan setelah VCC pada PCB mencapai pin VCC pada IC? Saya bertanya karena saya belum pernah melihat kapasitor bypass ditempatkan seperti ini, atau disarankan untuk ditempatkan seperti ini. Dalam setiap ilustrasi yang saya lihat, garis VCC mengarah ke pin VCC pada IC dari arah normal yang dilakukan semua jalur data lainnya. Dan kapasitor bypass selalu di antara VCC incomming ke pin dan pin VCC pada IC itu sendiri, tetapi tidak pernah setelah itu, seperti ilustrasi di bawah ini:

Jika benar bahwa tidak apa-apa untuk menempatkan kapasitor bypass sedemikian rupa, maka akan mungkin untuk menggabungkan desain itu dengan menempatkan kapasitor bypass sebagai "jembatan" pada pin data IC yang berdekatan, bukan? Sesuai ilustrasi di bawah ini?

Adakah yang bisa memberi saya wawasan tentang apakah ini ok, atau jika mereka memiliki saran yang lebih baik tentang cara menempatkan kapasitor bypass?

Terima kasih!

capacitor bypass

— Alister Smith
sumber

3

Berhati-hatilah dalam membentuk loop di jalur decoupling yang MUNGKIN mampu bertindak sebagai radiator (atau penerima). | Impedansi dari pin ke semua sink / sumber masalah yang relevan. Seperti yang dikatakan Mattman944 - tutup secara fisik setelah pin OK - itu adalah impedansi dari tutup ke pin, tutup untuk mengisi ulang sumber, tutup ke sumber bising yang penting. Anda mendapatkan "jumlah vektor" dari jalur perlindungan dan jalur sumber saat Anda memindahkan tutupnya. Posisi listrik tidak memiliki keajaiban selama hasil impedansi keseluruhan tidak terpengaruh dengan buruk.

— Russell McMahon

5

Yang penting, adalah memiliki jalur induktansi rendah antara kapasitor decoupling dan pin IC. Induktansi apa pun mengurangi efektivitas kapasitansi. Menempatkan kapasitor "setelah" jejak pasokan berarti bahwa kapasitor perlu diisi ulang melalui induktansi yang lebih tinggi, tetapi saya tidak dapat melihat mengapa ini penting.

Induktansi rendah = jejak pendek dan lebar. Jejak yang sangat lebar di bawah IC memiliki induktansi yang cukup rendah sehingga menempatkan decoupler ke kiri dan kanan IC dalam diagram Anda biasanya efektif. Tampaknya mungkin bahwa alternatif Anda bisa sama efektifnya, dengan asumsi bahwa hal-hal lain tidak terganggu.

Perhatikan bahwa induktansi dan kapasitor membentuk rangkaian resonansi, filter tidak akan efektif pada frekuensi resonansi. Jadi, desainer sering menggunakan beberapa nilai decoupler untuk menyelesaikannya. Seperti 0,1 uF dan 0,01 uF, atau untuk papan frekuensi tinggi, mungkin 0,01 dan 0,001 uF

Ada alat berteknologi tinggi (yaitu mahal) untuk menganalisis efektivitas decoupling Anda. Saya tidak pernah secara pribadi menggunakannya, mereka datang setelah saya berhenti mendesain papan sendiri.

— Mattman944
sumber

Secara umum, beberapa nilai decoupler bukan ide yang baik kecuali mereka terpisah tiga dekade (Anda mendapatkan interaksi resonansi yang menjengkelkan jika tidak bertindak untuk meninggalkan frekuensi atau tiga pada dasarnya tanpa filter, Ott membahas ini secara terperinci dalam Rekayasa Kompatibilitas Elektromagnetik )

— ThreePhaseEel

@ThreePhaseEel - Menarik, saya tidak berpikir itu ada dalam versi lama buku Ott saya, saya akan periksa. Saya mengambil kursus EMC dari orang itu sendiri di tahun 80-an, ketika majikan saya akan membayar untuk kursus yang berguna, kemudian semuanya adalah omong kosong SDM. EE yang lebih muda yang melakukan board bagi saya menggunakan alat pemodelan untuk mengoptimalkan decoupler, ini biasanya melibatkan beberapa nilai.

— Mattman944

Dalam buku ini, ini 11.4.3 / 11.4.4

— ThreePhaseEel

1

RE: "induktansi dan kapasitor membentuk sirkuit resonan, filter tidak akan efektif pada frekuensi resonansi." Ini salah. Ini adalah resonansi seri, dan impedansnya pergi ke 0 pada frekuensi resonansi, sehingga filter akan paling efektif pada frekuensi ini. Di atas resonansi, induktor menjadi dominan dan impedansi naik. Juga dimungkinkan bagi dua kapasitor bypass secara paralel untuk memiliki "anti-resonansi" di mana kapasitansi salah satunya adalah resonansi paralel dengan induktansi yang lain, yang menyebabkan impedansi yang sangat tinggi. Tetapi untuk satu topi, resonansi baik.

— The Photon

@ThreePhaseEel, saran dari, katakanlah, Murata, adalah memastikan kapasitor paralel Anda terpisah kurang dari satu dekade untuk menghindari anti-resonansi. Itu terjadi ketika ada terlalu banyak perbedaan dalam nilai yang Anda mungkin akan mengalami masalah.

— The Photon

3

Setelah Anda memahami bagaimana melakukan beberapa plot impedansi dari tata letak Anda, Anda dapat memvariasikan induktansi jejak 0,5nH / mm dan memilih nilai tutup dengan s-parms atau ESR dan menghitung impedansi bidang daya Anda atau tidak.

Tetapi ingat bahwa resonansi akan selalu terjadi di tempat yang paling tidak Anda inginkan. ( Hukum Murphy)

— Tony Stewart Sunnyskyguy EE75
sumber

@ Sunnysyguy Terima kasih telah menyediakan plot resonansi. Orang perlu melihatnya, untuk diingatkan tentang pola pikir "ini bukan sihir".

— analogsystemsrf

Ya, tidak sulit untuk mensimulasikan ini. Hanya kurva belajar tentang sifat-sifat geometris dan pencarian s-parameter kapasitor decoupling. Kami dulu secara buta memakai topi pada logika tetapi dengan riak SMPS dan "mau tak mau" menambahkan topi, orang benar-benar bisa membuatnya lebih buruk atau tidak ada perbaikan.

— Tony Stewart Sunnyskyguy EE75

3

Itu tidak masalah. Jangan berpikir dalam hal "arus ke IC dari catu daya mengisi ulang kapasitor decoupling dalam perjalanan ke IC". Ini tidak mengikuti analogi mekanis apa pun yang dapat kita gunakan seperti tangki cadangan pada kompresor udara, reservoir air, atau kereta pasokan.

Pikirkan analisis AC dan DC yang terpisah dari sirkuit. Untuk arus frekuensi DC / rendah, catu daya memberi daya pada kapasitor. Di bawah AC / frekuensi tinggi, catu daya sebenarnya adalah rangkaian terbuka dan catu daya efektif sebenarnya adalah kapasitor itu sendiri.

Anda memiliki dua variasi sirkuit yang berjalan di atas satu sama lain sehingga yang benar-benar penting adalah jarak loop minimal antara komponen dan kapasitor. Jalur arus DC yang menyegarkan kapasitor tidak berperan ke jalur arus AC yang sebenarnya disediakan kapasitor. Arus DC yang melewati kapasitor sebelum mencapai IC tidak relevan.

Ini dibahas secara lebih rinci dalam Buku Kompatibilitas Elektromagnetik Buku Henry Ott di bawah bagian 11.7

— DKNguyen
sumber

2

Setelah itu baik-baik saja. Mungkin perancang PCB menggunakan pendekatan ini, untuk mengurangi area loop IC + bypasscap. Area loop yang lebih kecil membutuhkan lebih sedikit energi untuk bertarung dengan induktansi (lebih kecil).

Periksa ke kapasitor X2Y, dan bagaimana aliran arus melalui vias PCB yang berdekatan dapat meminimalkan induktansi dan meningkatkan pemintas.

Anda sedang mengeksplorasi topik penting untuk kesetiaan dataline frekuensi tinggi. Gambarkan topologi 3_D (bukan 2_D, tetapi 3_D) dan periksa total volume terlampir. Meminimalkan volume itu adalah kunci untuk penyimpanan energi minimal dan dengan demikian induktansi minimal.

— analogsystemsrf
sumber

2

Hm, saya ragu ini benar-benar volumenya. Itu harus tetap menjadi area permukaan bahkan untuk 3D. Sebagai contoh, pasangan diferensial yang diputar dalam spiral membungkus volume silinder, tetapi induktansi masih kecil karena bidang yang berlawanan dibatalkan.

— jpa

1

Jika sasaran keseluruhan adalah memotong esr rendah. Kekuatan ukuran penuh dan bidang tanah sangat dianjurkan, ini akan menghasilkan hasil ESR terendah. Jadi penempatan vias yang menghubungkan tutup bypass adalah yang paling penting. Anda ingin vcc dan gnd via sedekat mungkin untuk para capicator. Dan untuk IC, Anda ingin vias sedekat mungkin dengan bantalan. Desain ini akan menghasilkan kebisingan terendah dan sistem paling stabil.

Jadi untuk pertanyaan Anda untuk desain 2 layer, sangat hati-hati memikirkan segalanya. Saya akan sangat menyarankan menambahkan daya internal dan bidang tanah. Jika Anda tidak bisa, pertimbangkan untuk menuangkan gnd di satu sisi dan daya di sisi lainnya, dan menjaga ruang agar tuangkan tetap terhubung.

— pengguna850688
sumber

0

Apa pun caranya baik-baik saja, satu-satunya hal yang penting adalah meletakkannya dekat dengan pin.

Yang akan saya pikirkan lebih lanjut adalah jika Anda benar-benar menginginkan pesawat GND besar di satu sisi papan. Kami memperlakukan GND seperti itu 0V ajaib yang dapat menenggelamkan hal-hal yang tak terbatas. Pada kenyataannya semua koneksi GND sebenarnya harus mengalir melalui pesawat itu.

Itu berarti Anda memiliki beberapa voltase yang menempuh jalur yang sama. Pesawat GND Anda akan memiliki potensi yang berbeda, yang bukan 0V. Ini tidak selalu masalah besar, tetapi jika kebisingan adalah sesuatu yang Anda khawatirkan, itu pasti sesuatu yang perlu Anda perhatikan.

Memiliki jalur balik yang terisolasi untuk beberapa komponen adalah ide yang sangat bagus.

— hekete
sumber

“Itu artinya kamu memiliki beberapa voltase yang menempuh jalur yang sama. Pesawat GND Anda akan berada pada potensi yang berbeda, yang bukan 0V. ”Tetapi mengingat memiliki resistansi yang sangat rendah, bukankah seharusnya memiliki tegangan yang hampir sama di mana-mana? Tentu saja untuk rangkaian analog yang sangat akurat "hampir" mungkin tidak cukup baik.

— Michael