Saya membaca tentang 10Gb / s Ethernet PHY untuk Altera FPGAs (datasheet di sini ). Saya terkesan mengetahui bahwa, pada tingkat perangkat keras, 10Gb / s dilakukan secara serial .
Secara naif, saya akan berpikir untuk melakukan 10Gb / s secara serial, kita membutuhkan clock 10GHz. Namun, 10GHz tampaknya sangat tinggi untuk sebuah jam, dan lembar data tidak menentukan jam 10GHz di mana pun.
Bagaimana komunikasi serial 10Gb / dtk dilakukan? Jam apa yang mendorong transfer semacam itu?
Mereka sekarang memiliki 28Gbps yang berfungsi. 10GHz + yang luar biasa perlu dimodulasi dengan kode RLL yang sesuai seperti 8B10B. Saya belum melihat spesifikasi apa pun kecuali Gallium Arsenide atas substrat intan muncul di benak pada frekuensi tersebut dengan Laser melebihi serat tunggal dan multi-mode dalam modulasi tunggal atau quadrature.
—
Tony Stewart Sunnyskyguy EE75
Perhatikan bahwa Anda dapat memiliki simbol multi-bit, jadi jika alih-alih menggunakan level biner, Anda menggunakan pengkodean 4-level, Anda membagi dua frekuensi simbol yang diperlukan, dengan mengorbankan margin noise dan kompleksitas sirkuit. Saya tidak yakin apakah itu berlaku untuk Ethernet.
—
clabacchio
sebenarnya 10 + Gbps akan menggunakan 64B / 66B di mana 8B10B adalah untuk 1Gbps dan banyak yang di bawah. Ya mereka menggunakan ADSangat kecepatan tinggi: 5-bit, 4.25GS / s 3-bit ADC, 17 GS / s
—
Tony Stewart Sunnyskyguy EE75
Tidak tahu banyak tentang itu, tetapi beberapa R&D di bidang ini menggunakan CMOS 40nm dan 28nm untuk jam SERDES dan data.
—
Tony Stewart Sunnyskyguy EE75
