Simulasi rectifier LTSpice melambat setelah waktu singkat


9

Saya memiliki rangkaian sederhana yang diatur di LTspice: Tangkapan layar LTspice

Biru pada output transformator dan hijau dari penyearah.

Jika saya tidak menyertakan kapasitor ini berfungsi dengan baik dan simulasi berjalan dengan cepat. Jika saya memasukkan kapasitor namun simulasi menjadi sangat lambat setelah beberapa milidetik. Gambar muncul sampai pada dasarnya berhenti mensimulasikan pada kecepatan yang wajar. Waktu di mana ia menjadi lambat tampaknya tergantung pada nilai kapasitor

Apa yang terjadi disini?

CATATAN: Dipecahkan dengan memilih solver 'pengganti' dalam pengaturan SPICE


2
Hmmm, saya baru saja mengatur Solver untuk "bergantian" dan sekarang berfungsi dengan baik. Sangat aneh.
Bitdivision

SPICE tidak tahu apa yang menurut Anda menarik tentang sirkuit, jadi ia mencoba menyelesaikannya seakurat mungkin. Saya tidak tahu persis apa yang terjadi, tetapi mungkin karena biaya C1 Anda mulai mendapatkan beberapa konstanta waktu yang berbeda terkait dengan resistensi dioda atau osilasi antara kumparan L2 dan C1 atau salah satu kapasitansi dioda. Ini memaksa simulator sementara untuk mengambil langkah-langkah yang jauh lebih kecil dan memperlambat simulasi. Entah bagaimana, pemecah "alternatif" tahu cara mengatasinya, tetapi saya tidak bisa mengatakan bagaimana ia tahu.
The Photon

Saya mensimulasikan penyearah jembatan dan mengalami masalah yang sama.
Navin

Apakah Anda mencoba 'bergantian' sebagai pemecah masalah?
Bitdivision

Bagaimana di dunia ini simulasi ini berjalan tanpa jalur ke tanah di primer? Kecuali Anda menambahkan / menghapusnya nanti ...
warga negara yang bersangkutan

Jawaban:


10

Solver pada dasarnya memecahkan sistem persamaan diferensial, dan ada berbagai algoritma untuk melakukan ini, beberapa yang bekerja lebih baik daripada yang lain tergantung pada kondisi ("kekakuan" persamaan - jika Anda tahu misalnya Matlab / Scilab / Oktaf melihat berbagai Pemecah ODE ada untuk berbagai kondisi)

Tergantung pada sirkuit, pemecah mungkin memiliki waktu yang sulit untuk menutupi, dan seperti yang dikatakan Photon memperpendek skala waktu sampai pada dasarnya hanya memperlambat dan berhenti (kadang-kadang jika Anda membiarkannya cukup lama akan menyelesaikan bagian "sulit", tetapi seringkali tidak).
Ini sering terjadi ketika elemen kapasitif / induktif yang ideal hadir, jadi itu selalu ide yang baik untuk memilih resistansi seri untuk induktor (sebenarnya default ke 1m) dan juga ESR untuk kapasitor. Klik kanan pada komponen untuk mengatur nilai-nilai ini dan lainnya (seperti yang mungkin Anda tahu)

Satu hal lagi adalah sumber tegangan Anda tampaknya mengambang dari sirkuit - tambahkan resistor bernilai tinggi pada transformator (mis. 100Meg) Tanpa jalur DC, sulit bagi SPICE untuk menentukan tegangan simpul.

Hal terakhir yang saya perhatikan tentang rangkaian Anda adalah Anda belum memilih dioda "asli" - ini dapat menyebabkan masalah juga. Klik kanan dan pilih dioda dari daftar yang tersedia, saya membayangkan ini dikombinasikan dengan menetapkan beberapa nilai wajar ESR untuk tutup (dan mungkin sedikit lebih untuk induktor) akan membuatnya bekerja untuk kedua pemecah.

Sirkuit di bawah ini bekerja dengan baik dengan solver (cap memiliki 1 m ESR):

Contoh Rangkaian

Simulasi:

Simulasi


+1 untuk trik resistor lebih dari transformator, kadang-kadang satu-satunya hal untuk menjaga bumbu dari timesteps yang semakin berkurang (dan akhirnya bahkan berhenti)
PlasmaHH

1

Simulator pada umumnya mengalami kesulitan dengan lonjakan arus tak terbatas dari transformator ideal. Komputer juga tidak suka memiliki kondisi di mana hasilnya dibagi dengan nol dan menghasilkan mekanisme pemulihan kesalahan skrip yang dapat menjelaskan beberapa latensi dalam simulasi normal.

Jika Anda tidak tahu pasti, Tebak, dan sertakan beberapa nilai Rs realistis ke bagian ideal seperti Caps, Dioda, dan transformer kecuali Anda menggunakan model realisitic yang valid.

Saya tahu menantu saya (PhD EE Prof di U of T) tidak suka menggunakan simulator yang memerlukan trik ini kecuali mereka memberitahu Anda secara khusus untuk memasukkan Rs di bagian yang ideal. Saya tidak setuju, jika Anda menjelaskan kapan pembagian dengan nol dapat terjadi dari Rs = 0 dalam simulasi, maka jelaskan bahwa menambahkan Rs realisitic adalah hal yang baik untuk dipelajari dan digunakan. (Bagi saya mengetahui ESR, ESL dan capcitance menyimpang dari setiap bagian penting adalah esensi dari Desainer yang baik.)

Dengan menggunakan situs kami, Anda mengakui telah membaca dan memahami Kebijakan Cookie dan Kebijakan Privasi kami.
Licensed under cc by-sa 3.0 with attribution required.