Saat menulis Verilog, saya menggunakan berbagai "linter" yang akan memberikan kesalahan dan peringatan. Ini adalah simulator saya (ModelSim), kompiler saya (Quartus II), bersama dengan linter (Verilator). Bersama-sama, saya memiliki cakupan yang baik untuk perangkap umum, seperti ketidakcocokan ukuran bus dan kait disimpulkan.
Sayangnya, tidak satu pun dari tiga alat mendeteksi register yang tidak diatur ulang. Untuk melihat apa yang saya maksud, pertimbangkan yang berikut ini.
reg a;
reg b;
always @(posedge clk_i or posedge rst_i) begin
if(rst_i) begin
a <= 1'b0; // Reset a
// Ooops, forgot to reset b
end else begin
// Do stuff with a and b
end
end
Bagaimana saya dapat memiliki alat saya secara otomatis mendeteksi register yang tidak diatur ulang?
2
"register yang tidak diatur ulang" tidak selalu merupakan hal yang buruk (setidaknya dalam desain silikon), yang mungkin menjadi alasan mengapa mereka bukan peringatan di alat serat. Secara umum Anda hanya ingin mengatur ulang register yang perlu diatur ulang, karena menambahkan pengaturan ulang ke sandal jepit meningkatkan area mereka dan beban pada jaringan reset. Jika Anda memiliki bus data 256-bit dan sinyal 'valid' satu bit, tidak perlu mengatur ulang data jika Anda menyetel ulang valid.
—
Tim
Synplicity (alat sintesis) memberikan peringatan tentang hal-hal seperti itu. Mengganggu karena mereka sering disengaja ... tetapi dapat membantu dengan situasi Anda (dengan asumsi Synplicity tidak Verilog, saya belum pernah mencoba)
—
Brian Drummond
Pertanyaannya menyatakan bahwa berbagai jenis linter sedang digunakan, ModelSim, Quartus II, dan Verilator. Alat-alat ini memiliki kemampuan menyikat terbatas, dan jenis masalah yang mereka periksa cukup sempit.
—
travisbartley