VHDL: ATAU-ing bit vektor bersama-sama

Saya ingin ATAU potongan-potongan vektor bersama-sama. Jadi katakanlah saya memiliki vektor yang disebut example(23 downto 0)dan saya ingin ATAU semua bit ke vektor lain, apakah ada cara untuk melakukan ini yang tidak melibatkan pergi example(0) or example(1) or ...example(23)?

or_reduceadalah apa yang Anda inginkan, dan tersedia di std_logic_misc. Didukung oleh A dan X untuk FPGA.

Verilog memiliki "operator reduksi" yang praktis yang melakukan persis seperti yang Anda minta: |example[23:0]memberikan hasil ATAU semua bit dari examplevektor.

Sayangnya VHDL tidak memiliki operator ini. Menurut comp.lang.vhdl FAQ , meskipun

Tidak ada operator VHDL yang telah ditentukan untuk melakukan operasi pengurangan pada semua bit vektor (mis., Ke "atau" semua bit vektor). Namun, operator reduksi dapat dengan mudah diimplementasikan:

[melewatkan contoh yang tidak menangani nilai 'X' dan 'Z']

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );