1
Mengapa pola VHDL sederhana ini untuk register geser tidak berfungsi seperti yang diharapkan
Pada pandangan pertama Anda akan mengharapkan kode sumber VHDL di bawah ini berperilaku sebagai register geser. Dalam q itu, seiring waktu akan menjadi "UUUU0", "UUU00", "UU000", "U0000", "00000", .... tetapi sebaliknya selalu Usetelah lima (atau lebih) siklus jam berturut-turut. Kenapa ini? Kode ini sebenarnya adalah versi yang jauh dari simulasi …