Ada beberapa pertanyaan yang menyebutkan perbedaan antara proses CMOS standar dan pembuatan DRAM:
Mengapa mikrokontroler hanya memiliki sedikit RAM?
Bagaimana mereka mengintegrasikan logika ke dalam proses DRAM saat membuat SDRAM?
Apa perbedaan itu sebenarnya, atau apakah ini sepenuhnya rahasia dagang? Saya ingin jawaban terinci untuk seseorang dengan pemahaman tingkat tinggi umum tentang proses litograf.
Jawaban:
Berikut adalah makalah (sedikit tanggal) yang membahas perbedaan: http://www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
Pada dasarnya, itu bermuara pada beberapa perbedaan penting.
Kebocoran arus. Transistor lulus untuk sel-sel DRAM harus kebocoran sangat rendah, jika tidak arus bocor akan mempengaruhi bit yang disimpan dalam sel begitu cepat sehingga data akan hilang antara siklus penyegaran. Salah satu teknik yang digunakan adalah bias substrat - 'bulk' wafer ditahan pada tegangan bukan nol untuk mengubah kinerja transistor. Untuk logika, Anda ingin media berada pada 0V untuk kinerja terbaik (kecepatan tertinggi). Makalah ini menunjukkan bahwa membangun DRAM pada proses logika 0,5 um akan menghasilkan siklus refresh 20 kali lebih sering daripada yang diperlukan untuk proses DRAM. Kecepatan refresh yang lebih tinggi akan menyebabkan peningkatan konsumsi daya dan dapat menyebabkan keterlambatan dengan akses memori.
Tegangan ambang batas. Tegangan ambang tinggi diperlukan untuk menurunkan arus bocor. Namun, transistor tegangan ambang batas tinggi lebih lambat untuk beralih karena tegangan input harus naik lebih tinggi sebelum transistor akan beralih, membutuhkan lebih banyak waktu. Tegangan ambang dapat disesuaikan dengan menerapkan bias substrat atau dengan meningkatkan konsentrasi dopan. Makalah ini menyatakan bahwa tegangan ambang proses DRAM sekitar 40% lebih tinggi dari tegangan ambang proses logis. Dimungkinkan untuk mengeluarkan berbagai transistor dengan jumlah yang berbeda, tetapi ini meningkatkan kompleksitas proses.
Interkoneksi on-chip. Desain DRAM sangat teratur dan melibatkan banyak kabel paralel dengan penyilangan yang relatif sedikit. Desain logika membutuhkan lebih banyak kerumitan. Akibatnya, proses DRAM tidak mendukung lapisan logam sebanyak proses logika. Permukaan DRAM juga sangat bergelombang karena konstruksi sel-sel DRAM, membatasi jumlah lapisan logam yang dapat digunakan. Desain logika jauh lebih rata dan teknik planarisasi digunakan (pemolesan sangat halus) untuk meratakan (planarize) setiap lapisan sebelum lapisan berikutnya dibangun di atas. Proses DRAM umumnya mendukung sekitar 4 lapisan logam sedangkan proses logika mendukung ke atas 7 atau 8. Keadaan logika saat ini dari bidang ini adalah 13-14 lapisan logam.
Masalah lain. Kebocoran sel DRAM harus dijaga sangat rendah untuk menjaga muatan dalam kapasitor sel. Kapasitor juga harus sangat efisien, yang tidak mudah dilakukan dengan kapasitor pada silikon. Proses DRAM menggunakan proses yang agak khusus untuk membangun kapasitor yang tidak tersedia pada proses logika biasa.
TL; DR: Proses DRAM menghasilkan logika lambat, proses logika menghasilkan DRAM bocor. Perbedaan proses utama adalah jumlah lapisan logam, doping transistor, konstruksi kapasitor, dan biasing substrat.