Pertanyaan yang diberi tag «vlsi»

4
Mengapa sirkuit asinkron sepenuhnya tidak lebih lazim? [Tutup]
Ditutup . Pertanyaan ini didasarkan pada pendapat . Saat ini tidak menerima jawaban. Ingin meningkatkan pertanyaan ini? Perbarui pertanyaan sehingga dapat dijawab dengan fakta dan kutipan dengan mengedit posting ini . Ditutup 11 bulan lalu . Dari pemahaman saya, sebagian besar CPU konsumen modern didasarkan pada logika sinkron. Beberapa aplikasi …

2
Apakah bit ayam dibiarkan di IC berkualifikasi ruang?
Sebuah bit ayam "adalah sedikit di chip yang dapat digunakan oleh desainer untuk menonaktifkan salah satu fitur chip jika terbukti rusak atau dampak negatif kinerja." Apakah komponen logika yang memenuhi syarat ruang meninggalkan fitur ini, atau akankah desain akhir "praktik terbaik" dari IC yang memenuhi syarat ruang mengambil fitur yang …

1
Perbedaan yang tepat antara proses DRAM dan CMOS
Ada beberapa pertanyaan yang menyebutkan perbedaan antara proses CMOS standar dan pembuatan DRAM: Mengapa mikrokontroler hanya memiliki sedikit RAM? Bagaimana mereka mengintegrasikan logika ke dalam proses DRAM saat membuat SDRAM? Apa perbedaan itu sebenarnya, atau apakah ini sepenuhnya rahasia dagang? Saya ingin jawaban terinci untuk seseorang dengan pemahaman tingkat tinggi …
10 cmos  vlsi  dram 

4
Metode apa yang Anda sarankan untuk membuat prototipe sirkuit asinkron?
Saya terkejut dan sedikit terkejut dengan menemukan bahwa tidak ada alat mapan yang tepat untuk merancang dan membuat prototipe sirkuit asinkron. Saya terus mencari menggunakan google dan cara lain untuk menemukan metode yang baik untuk merancang rangkaian asinkron VLSI, tetapi sejauh ini pencarian gagal menghasilkan jawaban. Ada beberapa alat yang …
9 fpga  vlsi  eda 

3
Mengapa penundaan tidak dapat disintesis di Verilog?
Saya selalu membaca bahwa penundaan yang dinyatakan dalam kode RTL tidak pernah dapat disintesis. Mereka dimaksudkan hanya untuk tujuan simulasi dan alat sintesis modern hanya akan mengabaikan keterlambatan deklarasi dalam kode. Misalnya: x = #10 y;akan dianggap sebagai x = y;oleh alat sintesis. Apa alasan keterlambatan deklarasi dalam bahasa deskripsi …
Dengan menggunakan situs kami, Anda mengakui telah membaca dan memahami Kebijakan Cookie dan Kebijakan Privasi kami.
Licensed under cc by-sa 3.0 with attribution required.