Tutup decoupling: Lebih dekat dengan chip tetapi dengan via atau lebih jauh tanpa via?

Ini mungkin "pertanyaan lain" tentang decoupling tetapi pertanyaannya cukup tepat dan saya tidak dapat menemukan jawabannya.

Saya memiliki QFN 40 pin di mana saya perlu mengeluarkan sinyal dan kemudian menempatkan puluhan tutup decoupling. Untuk memperburuk keadaan, IC duduk di soket yang menempati 8x area QFN (5mmx5mm). (Soket ini menempati banyak area tetapi tidak menambah parasit yang signifikan; nilai soketnya mencapai 75 GHz). Pada lapisan yang sama saya tidak dapat menempatkan komponen dalam radius ~ 7mm. Bagian belakang dibatasi juga karena lubang pemasangan soket tetapi setidaknya saya dapat menggunakan real estat parsial di sisi belakang. Tapi saya harus melalui turun untuk itu. Namun, saya dapat menempatkan 50% kapasitor ke paddle ground termal yang juga saya buat di bawah chip di bagian belakang.

Sekarang saya telah membaca berulang kali seharusnya tidak ada via antara kopling dan pin. Tapi apa yang lebih buruk? Melalui atau lebih lama kawat?

Dalam hal induktansi, jejak 7mm akan sekitar 5-7nH ( http://chemandy.com/calculators/flat-wire-inductor-calculator.htm ). Lubang 22mil diameter / 10mil jauh di bawah 1nH ( http://referencedesigner.com/rfcal/cal_13.php ).

Jangan terlalu menekankan semuanya tentang meminimalkan induktansi itu. Itu tidak selalu berarti jarak. Jika saya jadi Anda, saya akan mengambil langkah-langkah untuk meminimalkan semua kontribusi ke induktansi jalur total antara pin dan tutup. Anda tidak menyebutkan berapa kecepatan chip Anda berjalan tetapi Anda mengatakan itu dalam QFN. Saya hanya mengatakan itu karena kadang-kadang kita terobsesi dengan menambahkan decoupling ketika paket itu sendiri adalah batasan.

Jadi seberapa gila Anda ingin mendapatkannya? Mari kita meminimalkan setiap bagian. Dimulai dengan topi Anda bisa memilih paket induktansi yang lebih rendah misalnya 306 (603 berbalik ke samping), tahun 201an jika Anda bisa mendapatkan nilai, tutup MLCC, atau ada varian X2Y yang dibuat untuk decoupling dan RF-land.

Selanjutnya strategi pemasangan, jika satu melalui baik mengapa tidak dua. Lebih banyak vias paralel harus merupakan impedansi yang lebih rendah. Jika melakukan 0306, atau 201 style caps pastikan untuk melakukan trik via ke samping, sekali lagi mencoba meminimalkan area loop.

Ok jadi sekarang saya katakan menempatkan mereka di atas. Buat bagian dari lapisan atas Anda menjadi banjir tembaga untuk sisi daya. Kemudian pada lapisan berikutnya 5 mil atau kurang di bawah bagian atas buatlah GND itu. Gunakan beberapa vind gnd di pin soket. Ini akan memberi Anda jalur impedansi rendah yang bagus dari tutup di atas ke pin tersebut. Saya melakukan analisis satu kali pada bagian HS FPGA. Struktur bidang ketat yang bagus dan penutup seperti yang saya jelaskan mengungguli kapasitor langsung di bawah bagian menggunakan beberapa vias.

Akhirnya jika Anda ingin merasa lebih baik tentang hal itu Anda bisa melakukan simulasi atau analisis. Ada banyak topik yang ditulis tentang desain PDN di luar sana. Jika Anda tidak memiliki simulator, periksa alat excel PDN gratis Altera . Panduan desain memiliki beberapa informasi yang sangat bagus di dalamnya.

Saya telah menggunakan soket itu sebelum lumayan bagus, dan juga menekankan di mana harus meletakkan topi.

Saya akan mengatakan solusi via adalah yang lebih baik. Namun karena Anda menggunakan soket saya berharap bahwa soket menentukan (memburuk) kinerja keseluruhan (induktansi ke kapasitor decoupling) yang pada akhirnya mungkin tidak masalah apa yang Anda lakukan. Jejak melalui atau panjang.

Tetapi jika solusi via dapat diterima (juga mengenai masalah termal) maka saya akan memilih itu.

Jika ruang tersedia Anda juga bisa menempatkan bantalan di kedua tempat dan kemudian memutuskan atau mengukur solusi mana yang lebih baik.