Bagaimana cara menempatkan kapasitor decoupling dalam PCB empat lapis?

Saya mencari dokumen teknologi tentang penempatan kapasitor decoupling dan ide utamanya ditunjukkan pada gambar berikut:

Saya pikir itu masuk akal tetapi apakah saya harus meletakkan kapasitor decoupling dan MCU di lapisan yang sama? tidak nyaman bagi saya untuk menempatkan perangkat lain. Jadi saya memilih untuk menempatkan kapasitor decoupling di lapisan bawah

PCB saya adalah lapisan empat (sinyal-daya-gnd-sinyal) dan ketika saya membagi daya dan lapisan gnd dua vias yang menutup ke pin MCU dalam gambar di atas tidak akan dimasukkan dalam jaring daya dan lapisan gnd. Apakah memiliki kinerja yang sama bagusnya dengan case f dalam gambar satu? Apakah saya harus menggunakan induktansi vias dalam kasus ini?

Ini adalah masalah yang rumit untuk dianalisis dan banyak bagian dari itu hanya penting ketika Anda mengalami masalah pada frekuensi tertentu pada produk tertentu yang tidak ada yang tahu cara memperbaikinya.

Meskipun jawaban ini adalah semacam poin sampingan, ini menjawab beberapa asumsi. Kita berbicara tentang topi bypass yang hanya mempedulikan kebisingan frekuensi tinggi dan bukan penarikan daya yang besar. Kebisingan frekuensi tinggi paling baik ditangani dengan menggunakan tutup keramik monolitik (ESR kurang menjadi perhatian karena hanya impedansi minimum yang dapat dicapai). Fluks daya yang lebih besar membutuhkan tutup tantalum yang lebih besar. Lihat kinerja frekuensi di sini:

Anda dapat menggunakan SFR (frekuensi resonansi mandiri) untuk keuntungan Anda. Jika Anda memiliki masalah dengan mengatakan clock 1GHz bocor, Anda bisa mulai dengan menambahkan bypass cap lain yang beresonansi sendiri sedikit lebih tinggi dari 1Ghz. 0402 10pF (dari pengalaman, bukan dari grafik) cukup beresonansi sekitar 1Ghz.

Namun ini hanya sebagian dari cerita. Apa yang terjadi pada frekuensi yang lebih tinggi? Induktansi yang dipasang memainkan peran dan di situlah tata letak juga ikut berperan di antara lapisan-lapisan di papan tulis. Misalnya lapisan daya dan lapisan tanah di papan dengan tutup SMD memiliki model loop induktansi terpasang berikut - ditunjukkan dengan warna merah:

Dalam contoh 2 pesawat (power / gnd) di FR4 Anda dapat melihat bahwa pada frekuensi tinggi bahkan pemasangan kapasitor dapat membuat perbedaan besar. Jejak hitam tanpa tutup. Biru dan merah menunjukkan dua topologi pemasangan berbeda yang menunjukkan induktansi pemasangan berbeda.

Anti-resonansi dapat menyebabkan lebih banyak masalah dengan kecepatan tinggi. Dan Anda mungkin berpikir Anda tidak peduli dengan noise 1GHz +, tetapi FCC mungkin, dan jika Anda ingin membersihkan tepi pada sinyal 500Mhz digital Anda, maka Anda akan membutuhkan banyak harmonik untuk gelombang persegi itu. Misalnya jam 100Mhz untuk memiliki waktu naik 0,5nS membutuhkan setidaknya 900Mhz harmonik.

Lalu bagaimana dengan paket itu sendiri? Anda memiliki driver output, pin input, kabel ikatan, pin ground, pin daya ... (fyi ecb = pcb)

Model lengkap akan terlihat seperti ini (termasuk efek cross-coupling). Pesawat rongga adalah tempat mati akan diwakili. (Abaikan bagian dengan L + R yang Setara untuk paket Bypass Cap - bit untuk ic yang diikat dengan beberapa di papan bypass yang tidak berlaku untuk pertanyaan ini).

Menggunakan probe gelombang mikro, penganalisa jaringan frekuensi tinggi dan kalibrasi TDR khusus mempengaruhi dampak paket baik dari segi daya / bidang tanah dan lintas kopling dapat diperkirakan.

Sekarang, di atas semua itu, kami memiliki pertanyaan Anda tentang di mana harus meletakkan topi. Saya menemukan artikel bagus oleh Howard Johnson yang menunjukkan bagaimana melakukan model sistem dan bagaimana menganalisis dan mengukurnya. Berikut ini contoh tata letak dan cara melihat setiap bagian dan mengoptimalkannya.

Sayangnya presentasi tidak membahas kasus spesifik Anda IC ke vias atau IC untuk membatasi ke vias. Anda bisa bermain dengan model dan melihat mana yang memberikan bypass lebih banyak tetapi ingat efek tutupnya, dan kekuatan untuk menghubungkan landasan pesawat. Taruhan saya adalah jika chip sumber kebisingan Anda meminimalkan semua induktansi antara dadu dan tutup akan memberikan hasil terbaik dengan asumsi vias untuk tutup juga dekat dan simetris seperti Kasus F.

EDIT: Terpikir oleh saya bahwa saya harus merangkum semua info ini. Dari diskusi Anda dapat melihat bahwa ada banyak aspek pekerjaan frekuensi tinggi yang membutuhkan pertimbangan cermat:

• jenis kapasitor yang dipilih (ukuran paket, bahan dan nilai)
• kapasitansi dan anti-resonansi dari bidang Power-Ground itu sendiri
• kapasitor pemasangan induktansi (ada SMD paket topi frekuensi tinggi khusus seperti ICD / X2Y)
• desain digital membutuhkan jumlah harmonik frekuensi tinggi yang mengejutkan
• Jenis kemasan IC
• terakhir tata letak

$L_2=L_4=0$$L_1=L_3=minimum$ .

$L_2=L_4\ne0$$L_1=L_3=small$ dan solusi secara keseluruhan lebih baik daripada membuat jejak panjang dengan topi memotong tanpa menggunakan vias. Selain itu gaya paket BGA memiliki lebih sedikit induktansi yang membantu dengan memotong.

Selain itu model ini menunjukkan mengapa tata letak harus simetris mungkin untuk membuat tutup bypass paling efektif untuk mengurangi bouncing tanah dan lonjakan pasokan dengan menjaga jalur tanah dan jalur daya semirip mungkin.

Tujuan Anda dalam menempatkan kapasitor adalah untuk mengurangi impedansi AC dari rel suplai. Anda ingin melakukan semua hal ini:

• meminimalkan resistensi
• meminimalkan induktansi
• memaksimalkan kapasitansi

Dengan asumsi panjang jejak cukup pendek dan tebal, resistensi akan diabaikan relatif terhadap induktansi. Menambahkan lebih banyak kapasitansi itu mudah. Meminimalkan induktansi adalah bagian yang sulit.

Menghitung induktansi sebenarnya rumit, tetapi ada aturan praktis yang lebih sederhana: induktansi sebanding dengan area yang dilingkupi oleh loop di mana arus mengalir. Karena pada frekuensi tinggi, induktansi (bukan hambatan) dari power rail adalah impedansi yang lebih signifikan, tujuan Anda adalah untuk memastikan induktansi melalui tutup decoupling lebih rendah daripada induktansi melalui yang lainnya. Idealnya, dengan margin yang besar, karena apa yang Anda buat pada dasarnya adalah filter yang mengurangi kebisingan frekuensi tinggi yang dihasilkan oleh IC ke rel catu daya.

^{mensimulasikan rangkaian ini - Skema dibuat menggunakan CircuitLab}

Jika Anda menempatkan C1 di bagian bawah, maka Anda menambahkan lebih banyak induktansi pada L3 dengan meminta arus derau untuk melewati vias. Ini lebih buruk daripada memilikinya di atas, tetapi apakah itu cukup baik? Ini akan tergantung pada aplikasi Anda dan seberapa banyak kebisingan yang bisa Anda toleransi.

Jika Anda akan memiliki empat vias seperti pada tata letak yang Anda usulkan, akan lebih baik untuk memiliki keempat vias terhubung ke pesawat daya. Juga, sedekat mungkin dengan bantalan yang Anda bisa, sehingga Anda bahkan tidak perlu jejak untuk menghubungkannya. Ini akan meminimalkan keseluruhan induktansi. Anda tidak perlu khawatir tentang membuat arus noise "melewati" kapasitor. Induktansi rel pasokan (L2) akan memaksa arus frekuensi tinggi untuk melakukan itu, karena rel jauh lebih besar dan memiliki lebih banyak area loop. Sebaliknya, fokuslah pada meminimalkan induktansi ke kapasitor Anda (L1, L3).

Juga, perlu diingat bahwa meskipun meningkatkan L2 akan meningkatkan filter, jika Anda melakukannya dengan memindahkan vias yang menghubungkan kapasitor ke pesawat daya jauh (seperti dalam contoh F Anda), maka Anda melakukannya dengan memasukkan antena loop di tata letak Anda. Ini akan memberi Anda kinerja EMI yang lebih buruk dan pentalan yang lebih buruk. Jika Anda harus menambahkan impedansi di sini, gunakan resistor atau induktor dengan kebocoran rendah. Jarang saya pikir ini perlu dilakukan: periksa beberapa tata letak berkecepatan sangat tinggi seperti motherboard PC di sekitar CPU, dan Anda tidak akan menemukan L2 atau R2 di luar apa yang tidak dapat dihindari dan intrinsik dengan tata letak. Jika Anda akan menambahkan komponen lain, mengapa tidak menambahkan kapasitor decoupling lain, yang akan menggandakan kapasitansi, dan membagi dua induktansi yang tidak diinginkan?

Muatan listrik mengalir melalui banyak jalur.

Saya mencoba membayangkan jalur yang dilalui elektron setiap kali chip menarik pulsa daya melalui sepasang pin daya - satu positif, yang lain GND. Untuk setiap kapasitor di seluruh papan, elektron bergerak dalam jalur tertutup (sirkuit) dari kapasitor melalui beberapa jalur ke satu pin daya, dan mengeluarkan pin daya lainnya kembali ke kapasitor yang sama.

Area loop total dari jalur tertutup itu sebanding dengan induktansinya.

Jalur dengan impedansi lebih sedikit akan secara otomatis membawa lebih banyak biaya. Selama Anda memberikan setidaknya satu jalur dengan impedansi rendah, biaya akan secara otomatis memanfaatkannya.

Jika jalur itu mencakup beberapa konduktor lebar seperti bidang tanah, ada banyak jalur yang mungkin melalui bidang itu. Pada awal denyut nadi muatan akan secara otomatis mengambil keuntungan dari jalur tertentu apa pun melalui konduktor yang akan meminimalkan area loop dan meminimalkan induktansi - ini adalah hal yang baik.

Saya punya satu PCB di mana kapasitor untuk ADC berada di sisi berlawanan dari papan dari ADC. Saya mengukur lebih sedikit noise secara signifikan setelah saya melepas kapasitor-kapasitor itu dan menambahkan kapasitor ke pin power ADC di sisi yang sama. Pemahaman saya adalah bahwa perbaikan sepenuhnya karena menghilangkan induktansi via.

dua vias yang menutup pin MCU pada gambar di atas tidak akan termasuk dalam jaring daya dan lapisan gnd.

Tampaknya ada 4 kasus.

1. Kapasitor berada pada pin daya IC di sisi papan yang sama. Loop berjalan dari kapasitor, dalam satu pin daya, keluar pin daya lainnya, kembali ke kapasitor. Untuk sebagian besar chip, ini memberikan area loop terkecil, meminimalkan induktansi.
2. Kapasitor duduk di sisi yang berlawanan dari papan, dan 4 vias antara itu dan chip terhubung ke daya dan pesawat GND. Loop berjalan dari kapasitor, melalui 2 vias secara paralel, dalam satu pin daya, keluar pin daya lainnya, melalui 2 vias lainnya secara paralel, kembali ke kapasitor.
3. Kapasitor duduk di sisi yang berlawanan dari papan, dan 2 vias antara itu dan chip terhubung ke daya dan pesawat GND. Loop berjalan dari kapasitor, melalui satu melalui, dalam satu pin daya, keluar dari pin daya lainnya, melalui yang lain melalui, kembali ke kapasitor.
4. Kapasitor duduk di sisi yang berlawanan dari papan, dan 2 vias antara itu dan chip dengan hati-hati dipisahkan dari daya dan pesawat GND. 2 vias lain menghubungkan kapasitor ke daya dan pesawat GND. Mengisolasi vias sehingga mereka tidak terhubung ke daya atau pesawat GND hanya dapat meningkatkan total impedansi bersih, membuat pentalan ground lebih buruk - Saya tidak dapat melihat alasan untuk melakukan hal ini.

(2) dan (4) mengatur vias di lokasi yang persis sama, menempati ruang yang persis sama.

Beberapa perangkat digital berkecepatan tinggi dan beberapa perangkat analog presisi tinggi mengharuskan Anda untuk menggunakan (1) - opsi lain tidak akan berfungsi sama sekali. Perangkat seperti itu biasanya akan secara khusus menyebutkan ini di lembar data.

Beberapa perangkat akan bekerja secara memadai dengan opsi (2) atau (3). Mereka memiliki pentalan yang lebih buruk dan EMI / RFI / EMC yang lebih buruk, tetapi jika hasilnya masih jauh di bawah batas FCC dan bekerja secara memadai, mungkin layak untuk membuat perutean lebih sederhana.

EDIT:

Stevan Dobrasevic. "Freescale Semiconductor AN2127 / D: EMC Guidelines untuk Sistem Powertrain Otomotif Berbasis MPC500" dalam "Gambar 2 Aplikasi Penempatan Komponen Dua Sisi Komponen MPC55x" merekomendasikan case 2: kapasitor pada sisi berlawanan dari board dari prosesor, dengan prosesor dan prosesor masing-masing kapasitor terhubung langsung ke pesawat positif dan GND dengan beberapa vias.

Decoupling adalah salah satu topik yang paling sedikit dipahami dalam bidang teknik.

"Menghindari noise dalam PCB" memiliki beberapa tips untuk menghindari noise pada PCB. Secara khusus, "partisi dan tata letak pcb sinyal campuran" oleh Henry W. Ott menunjukkan dengan tepat di mana "arus derau" berada, menjelaskan mengapa alasan isolasi yang hati-hati terkadang membuat segalanya sedikit lebih baik, dan bagaimana memperbaiki masalah aktual (dan menghubungkan semua dasar bersama untuk membuat satu bidang tanah yang kokoh) adalah yang terbaik. Mengisolasi dengan hati-hati via (atau bagian lain dari pesawat GND) dari pesawat GND adalah kontra-produktif.

Entah (a) jalur itu adalah jalur induktansi minimum, dan tidak masalah jika Anda mengisolasi dengan hati-hati dari GND atau tidak - kebanyakan dari mereka menempuh jalur yang sama apakah ada koneksi ke GND atau tidak. Atau (b) ada beberapa lintasan lain yang memiliki area loop yang lebih kecil, sehingga induktansi lebih kecil, dalam hal ini mengisolasi dengan hati-hati bahwa melalui dari GND akan memperburuk induktansi tersebut (lebih besar) dan membuat EMC / EMI / RFI lebih buruk.

Menempatkan kapasitor decoupling, beberapa hal:

1. Itu harus secara fisik sedekat mungkin pin kekuatan IC.
2. Jejak yang menghubungkan decap ke WP dan GND vias harus tebal dan sesingkat mungkin.
3. Selanjutnya datang apakah harus ditempatkan di TOP atau BOTTOM? jawabannya adalah dekap harus ditempatkan dekat dengan bidang daya, sehingga dapat dengan mudah menyadap daya dapat memberikan ke IC. Contoh: jika Layer 2 dari TOP adalah IC tempat pesawat pada layer TOP, jika Layer 3 adalah pesawat dari TOP, tempatkan IC di lapisan bawah. Poin ini hanya berlaku untuk tumpukan PCB asimetris, karena area loop tetap sama untuk tumpukan simetris.
4. Karena decaps juga bertindak sebagai tangki untuk menyimpan muatan, kapasitor nilai ESR (resistansi seri efektif) yang lebih sedikit seperti Tantalum SMD, memberikan kinerja yang lebih baik daripada yang berlubang.