Pertanyaan yang diberi tag «system-verilog»

7
Apa perbedaan antara pengujian dan verifikasi?
Setiap buku teks yang saya lihat membuat banyak fakta bahwa pengujian dan verifikasi adalah dua konsep yang berbeda. Namun tidak satupun dari mereka yang memberikan perbedaan yang jelas (atau cukup jelas bagi saya). Untuk memberikan beberapa konteks, saya tertarik pada verifikasi desain perangkat keras digital menggunakan bahasa desain perangkat keras …


3
Mengapa penundaan tidak dapat disintesis di Verilog?
Saya selalu membaca bahwa penundaan yang dinyatakan dalam kode RTL tidak pernah dapat disintesis. Mereka dimaksudkan hanya untuk tujuan simulasi dan alat sintesis modern hanya akan mengabaikan keterlambatan deklarasi dalam kode. Misalnya: x = #10 y;akan dianggap sebagai x = y;oleh alat sintesis. Apa alasan keterlambatan deklarasi dalam bahasa deskripsi …
Dengan menggunakan situs kami, Anda mengakui telah membaca dan memahami Kebijakan Cookie dan Kebijakan Privasi kami.
Licensed under cc by-sa 3.0 with attribution required.