Pertanyaan yang diberi tag «vhdl»

Saya tahu dua cara di mana variabel VHDL disintesis oleh alat sintesis: Variabel disintesis sebagai logika kombinasional Variabel disintesis sebagai Latch secara tidak sengaja (ketika variabel yang tidak diinisialisasi ditugaskan ke sinyal atau variabel lain) Apa cara lain di mana variabel VHDL dapat disintesis? (Contoh: dapatkah itu diartikan sebagai FF?)

9 vhdl  synthesis  rtl 

Apa perbedaan antara menggunakan: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; dan ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Apa batasan menggunakan BIT di atas STD_LOGIC dan sebaliknya? Apakah mereka sepenuhnya dapat dipertukarkan? Saya mengerti bahwa jika saya mendefinisikan STD_LOGIC, …

9 vhdl 

Saya benar-benar baru di dunia FPGA dan berpikir saya akan mulai dengan proyek yang sangat sederhana: decoder 7-segmen 4-bit. Versi pertama yang saya tulis murni dalam VHDL (pada dasarnya ini adalah kombinasi tunggal select, tidak ada jam yang diperlukan) dan tampaknya berfungsi, tetapi saya juga ingin bereksperimen dengan hal-hal "IP …

9 fpga  vhdl  xilinx  energy  voltage  diodes  voltage-divider  undervoltage  hysteresis  relay  solid-state-relay  routing  matrix  power-engineering  ground  basic  arduino  infrared  reverse-engineering  avr  atmega  spi  usb-device  sd  arduino  arduino  voltage  transistors  transformer  output  voltage  signal  datasheet  input  output  microcontroller  microcontroller  xmega  power  relay  ac  control  microcontroller  atmega  c  frequency-measurement  image-sensor  pic  c  arduino  operational-amplifier  feedback  power  current  resistors  current-measurement  maximum-ratings  voltage  adc  arduino  counter  wireless  solar-cell  pcb-assembly  manufacturing  signal  distortion 

Saya ingin merancang blok logika kombinasional menggunakan VHDL, tetapi kadang-kadang hasil yang disintesis mengandung kait yang tidak disengaja. Pedoman pengkodean apa yang harus saya ikuti untuk menghindari synthesizer dari menyimpulkan kait? Contoh: dalam segmen kode yang kecil, haruskah saya menggunakan pernyataan if-else?

9 vhdl 

Saat ini saya terlibat dalam proyek universitas untuk mengimplementasikan prosesor dari set instruksi yang ada. Idenya adalah bahwa pada akhir proyek saya harus dapat mensintesis desain ini dan menjalankannya dalam FPGA. Semuanya berjalan dengan baik sejauh ini, saya mulai mengimplementasikan desain di Verilog HDL beberapa hari yang lalu dan membuat …

9 verilog  vhdl  design  hdl  systemc 

Saya ingin membuat skema hierarki modul Verilog spesifik yang menunjukkan blok mana yang terhubung ke blok lain. Mirip seperti Novas '/ Springsoft's Debussy / Verdi alat nschema, atau salah satu dari sejumlah alat EDA yang menyediakan browser desain grafis untuk RTL Anda. Area alat apa yang tersedia untuk menggambar skema …

9 vhdl  verilog 

Saya sadar bahwa perusahaan yang berbeda memiliki definisi jabatan pekerjaan yang berbeda, tetapi secara umum, apakah "desain logika" sama dengan "desain sirkuit digital"?

9 vhdl  verilog 

Saya sedang bekerja untuk meningkatkan dan membersihkan desain FPGA besar yang sudah fungsional yang memiliki bus data 64 bit. Salah satu pertanyaan yang muncul adalah, "haruskah kita mentransisikan semua bus kita ke AXI4Lite / APB, atau haruskah kita meninggalkannya apa adanya?" Beberapa AXI4Lite dan beberapa APB. Orang-orang di tim AXI4Lite …

8 fpga  vhdl  interface  hardware  bus 

Pada pandangan pertama Anda akan mengharapkan kode sumber VHDL di bawah ini berperilaku sebagai register geser. Dalam q itu, seiring waktu akan menjadi "UUUU0", "UUU00", "UU000", "U0000", "00000", .... tetapi sebaliknya selalu Usetelah lima (atau lebih) siklus jam berturut-turut. Kenapa ini? Kode ini sebenarnya adalah versi yang jauh dari simulasi …

8 vhdl  simulation  modelsim  activehdl 

Saya memiliki papan Altera DE2 dan mencoba menggambar sprite. Saya mengalami masalah dalam menerapkan buffer layar. Saya memiliki entitas tampilan yang pada tingkat 25 MHZ menghasilkan piksel untuk tampilan vga. Saya berharap untuk mengimplementasikan buffer di SDRAM. Ide aslinya adalah memuat piksel piksel berikutnya dengan kecepatan 25 MHZ dari SDRAM. …

8 fpga  vhdl  vga  buffer