Pertanyaan yang diberi tag «fpga»

Nah ini adalah kelanjutan dari pertanyaan saya di FPGA di sini . Akhirnya saya memilih Digilent Atlys dengan Spartan 6 FPGA, saya tidak punya pengalaman sebelumnya tentang FPGA walaupun saya telah melakukan sejumlah pekerjaan dengan micro-controller. Saya menghabiskan beberapa hari terakhir membaca lembar data FPGA, dan saya pikir itu akan …

11 fpga  xilinx  spartan 

Saya belajar menggunakan FPGA (papan pengembangan Papilio, yang memiliki xilinx spartan3e, menggunakan vhdl). Saya perlu membagi pulsa yang masuk dengan nomor (hard code). Saya dapat melihat 3 opsi - kira-kira, sebagai kodesemu (menggunakan 10 hitungan sebagai contoh): Inisialisasi ke 0, pada input edge meningkat meningkat sebesar 1, dibandingkan dengan 10; …

11 fpga  vhdl  xilinx  papilio 

Saya memiliki mikrokontroler dan FPGA di papan yang sama. Jika keduanya akan berjalan pada kecepatan clock yang sama, dapatkah saya menggunakan satu osilator untuk mencatat keduanya? Sepertinya ada sesuatu yang harus saya perhatikan di sini, tapi saya tidak bisa segera memikirkan masalah dengan itu jika saya hanya membuat jejak. Adakah …

11 microcontroller  fpga  oscillator  clock  routing 

Dalam sebuah makalah tentang radiasi FPGA keras saya menemukan kalimat ini: "Kekhawatiran lain mengenai perangkat Virtex adalah setengah kait. Setengah kait kadang-kadang digunakan dalam perangkat ini untuk konstanta internal, karena ini lebih efisien daripada menggunakan logika". Saya belum pernah mendengar tentang perangkat FPGA primitif yang disebut "setengah kait". Sejauh yang …

10 fpga  vhdl  xilinx  radiation 

Tutup. Pertanyaan ini di luar topik . Saat ini tidak menerima jawaban. Ingin meningkatkan pertanyaan ini? Perbarui pertanyaan sehingga sesuai topik untuk Rekayasa Stack Exchange Listrik. Ditutup 4 tahun yang lalu . Apa perbedaan antara CPLD dan FPGA?

10 fpga  programmable-logic 

FPGA hari ini telah dibangun di blok DSP, FPGA terbaru bahkan telah dibangun di unit floating point yang sesuai dengan standar IEEE-754. Dimungkinkan untuk membuat entitas / modul DSP menggunakan GUI setelah memilih parameter yang diperlukan di dalamnya, dan kemudian membuatnya dalam desain. Kapan kita perlu melakukan manajemen mikro seperti …

10 fpga  vhdl  dsp 

Saya mencoba menggunakan ram seluler pada papan pengembangan FPGA Nexys 4 . Saya menggunakan Xilinx Vivado dan ingin prosesor inti lunak Microblaze untuk dapat melakukan baca dan tulis. Sejauh ini saya telah membuat prosesor dalam desain blok. Setelah banyak berburu melalui internet saya akhirnya menemukan memory controller eksternal atau EMC …

10 fpga  memory  ram 

Saya baru mengenal fpgas, dan ada beberapa perbedaan waktu yang saya tidak yakin saya mengerti: jika semua proses sinkron saya dipicu pada tepi yang sama, maka itu berarti input saya 'ditangkap' pada satu sisi yang naik, dan saya output berubah .. tepi yang sama? tepi naik berikutnya? jika saya memiliki …

10 digital-logic  fpga  timing 

Saya mencoba menerapkan pipa MD5 3-tahap sesuai dengan tautan ini . Khususnya algoritme pada halaman 31. Ada juga dokumen lain yang menjelaskan penerusan data. Ini dilakukan dalam FPGA (Terasic DE2-115). Tidak ada skema dalam proyek ini, hanya kode VHDL. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity md5core is port ( …

10 fpga  vhdl 

Di dunia FPGA, apa sebenarnya batasan jalur salah untuk kompiler HDL? Mengapa ini bermanfaat?

10 fpga  timing  hdl 

Saya memprogram Altera Cyclone IV menggunakan Verilog dan Quartus II. Dalam desain saya, saya ingin menggunakan kedua ujung jam sehingga saya bisa melakukan pembagian jam dengan faktor aneh dengan siklus tugas 50%. Berikut ini cuplikan kode saya: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock …

10 fpga  verilog  intel-fpga 

Saya mendapatkan pemindai lama tanpa adaptor daya. Saya menghubungkannya ke sesuatu dengan adaptor yang kompatibel, tetapi tampaknya pemindai khusus ini sangat terikat dengan catu daya itu (meskipun seharusnya 12V DC biasa). Ada banyak laporan online yang tidak berfungsi sampai mereka menggunakan catu daya resmi. Saya tidak bisa membuat pemindai bekerja …

10 arduino  fpga  camera  ccd 

Kompiler HDL saya (Quartus II) menghasilkan laporan waktu. Di dalamnya, node memiliki kolom "skew clock". Satu-satunya definisi kemiringan jam yang saya temukan adalah dalam dokumentasi TimeQuest (lihat halaman 7-24): Untuk secara manual menentukan ketidakpastian jam, atau condong, untuk transfer jam ke jam, gunakan set_clock_uncertaintyperintah. Jadi jika condong adalah "ketidakpastian", mengapa …

10 fpga  verilog  clock  intel-fpga 

Beberapa latar belakang cepat: Ambilight adalah sistem pada beberapa TV Philips yang menganalisis informasi warna pada layar dan kemudian menetapkan beberapa LED di bagian belakang layar untuk memproyeksikan warna layar ke dinding. Ini adalah efek yang sangat bagus. Ada klon dari sistem ini di luar sana sekarang yang menggunakan PC …

10 fpga  hdmi 

Saya mencoba mendapatkan pemahaman umum tentang apa yang terjadi jika Anda meninggalkan FPGA yang tidak terprogram untuk jangka waktu yang lama. Misalkan Anda memiliki FPGA dan Anda membiarkannya tidak terprogram untuk jangka waktu yang lama (beberapa menit hingga berjam-jam setelah dihidupkan), yaitu tidak ada bitstream di atasnya, apakah ini buruk …

10 power  fpga  programmable-logic