Pertanyaan yang diberi tag «timing»

Dalam kehidupan profesional saya, kadang-kadang saya perlu membuat diagram waktu untuk protokol: UART , SPI , dll. Namun, saya tidak dapat menemukan program bagus yang tersedia. Program apa yang dapat direkomendasikan untuk ini dan apa pengalaman menggunakannya?

33 communication  spi  uart  timing  drawing 

Saya sedang mencoba untuk membangun komputer homebrew Z80 untuk bersenang-senang retrocomputing dan untuk belajar sendiri dasar desain elektronik. Untuk pembuktian konsep, saya sudah berhasil membuat sistem dasar pada papan tempat memotong roti di minggu-minggu sebelumnya. Prototipe saat ini sangat sederhana. Saya menggunakan kristal 4 MHz yang digerakkan oleh osilator Pierce …

15 embedded  logic-gates  signal-integrity  timing  z80 

Jadi bagi mereka yang tidak tahu, the hazard hazard theorem (RHT) menyatakan bahwa: A x B + A 'x C = A x B + A' x C + B x C Saya memahami bagian lain dari RHT, tentang penundaan waktu dan semacamnya, tetapi saya tidak mengerti mengapa pernyataan logika …

12 digital-logic  logic-gates  timing  race-condition 

Saya membangun sequencer musik ini . Hanya saja itu bukan sequencer, itu adalah antarmuka fisik untuk sequencer. Sequencer adalah aplikasi yang berjalan pada laptop yang terhubung dengan sequencer, hal ini memungkinkan pengguna membuat drum loop dengan cepat. Ini cukup menyenangkan, tetapi membutuhkan laptop karena sequencer tidak 'on-board'. Yang ingin saya …

11 arduino  timing  midi 

Dokumentasi micros () mencatat bahwa nilai kembali akan selalu kelipatan 4. Apakah ada cara untuk mendapatkan resolusi mikrodetik klik yang lebih tinggi, lebih disukai turun ke level 1 mikrodetik? Turun ke level AVR dapat diterima.

11 arduino  timing 

pengantar Setelah menemukan banyak informasi, kadang-kadang bertentangan atau tidak lengkap di internet dan di beberapa kelas pelatihan tentang cara membuat batasan waktu dalam format SDC dengan benar, saya ingin meminta bantuan komunitas EE dengan beberapa struktur penghasil jam umum yang saya temui. Saya tahu bahwa ada perbedaan tentang bagaimana seseorang …

10 clock  timing  constraints  sdc 

Saya baru mengenal fpgas, dan ada beberapa perbedaan waktu yang saya tidak yakin saya mengerti: jika semua proses sinkron saya dipicu pada tepi yang sama, maka itu berarti input saya 'ditangkap' pada satu sisi yang naik, dan saya output berubah .. tepi yang sama? tepi naik berikutnya? jika saya memiliki …

10 digital-logic  fpga  timing 

Di dunia FPGA, apa sebenarnya batasan jalur salah untuk kompiler HDL? Mengapa ini bermanfaat?

10 fpga  timing  hdl 

Saya memiliki sirkuit bus sinkronisasi untuk melewati register luas di seluruh domain jam. Saya akan memberikan deskripsi yang disederhanakan, menghilangkan logika reset asinkron. Data dihasilkan dalam satu jam. Pembaruan jauh berbeda (setidaknya selusin) jam: PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin <= NOT ready_spin; …

10 fpga  clock  timing  sdc 

Saya mencoba untuk men-debug papan ethernet 100Mbit dan saya menghadapi masalah yang saya mengalami kesulitan untuk menyelesaikannya. Ini adalah diagram mata untuk pasangan pengirim. Pasangan penerima sangat mirip. Ini adalah LAN8700 PHY, dan antarmuka MII saya dinonaktifkan secara efektif, sehingga PHY mentransmisikan urutan kode IDLE. Ini dipaksa ke 100Mbit / …

10 ethernet  timing  signal-integrity  troubleshooting 

Saya ingin tahu cara membuat DRAM asynchronous controller tanpa tulang. Saya memiliki beberapa modul 30-pin 1MB SIMM 70ns DRAM (1Mx9 with parity) yang ingin saya gunakan dalam proyek komputer retro homebrew. Sayangnya tidak ada datasheet untuk mereka, jadi saya sudah pergi dari Siemens HYM 91000S-70 dan "Memahami Operasi DRAM" oleh …

9 memory  timing  dram  7400 

Saya mencoba mengkonfigurasi modul MSSP dari PIC18F25K22 ke mode master SPI. Saya melihat waktu dan jam tidak tetap stabil melalui seluruh transmisi. Gambar menunjukkan lebih baik daripada kata-kata. Setelah sedikit dikirim, jam lebih pendek, dan tidak dengan jumlah yang sama setiap kali. Saya belum pernah bekerja dengan SPI sebelumnya, tetapi …

8 pic  spi  timing 

Saya mengalami masalah membuat desain FPGA yang relatif sederhana (untuk Altera Cyclone IV) memenuhi waktu untuk logika yang digerakkan oleh clock 250 MHz. Ini membuat saya bertanya-tanya bagaimana mikroprosesor komersial (seperti Intel Core i7) mengelola untuk memenuhi waktu pada frekuensi clock lebih dari urutan besarnya lebih tinggi. Bagaimana mikroprosesor komersial …

8 fpga  microprocessor  timing