Pertanyaan yang diberi tag «sdc»

pengantar Setelah menemukan banyak informasi, kadang-kadang bertentangan atau tidak lengkap di internet dan di beberapa kelas pelatihan tentang cara membuat batasan waktu dalam format SDC dengan benar, saya ingin meminta bantuan komunitas EE dengan beberapa struktur penghasil jam umum yang saya temui. Saya tahu bahwa ada perbedaan tentang bagaimana seseorang …

10 clock  timing  constraints  sdc 

Saya memiliki sirkuit bus sinkronisasi untuk melewati register luas di seluruh domain jam. Saya akan memberikan deskripsi yang disederhanakan, menghilangkan logika reset asinkron. Data dihasilkan dalam satu jam. Pembaruan jauh berbeda (setidaknya selusin) jam: PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin <= NOT ready_spin; …

10 fpga  clock  timing  sdc