Pertanyaan yang diberi tag «verilog»

Verilog adalah bahasa deskripsi perangkat keras (HDL) yang digunakan untuk memodelkan sistem elektronik. Ini paling umum digunakan dalam desain, verifikasi, dan implementasi chip logika digital. Harap beri tag dengan [fpga], [asic] atau [verifikasi] sebagaimana berlaku. Jawaban untuk banyak pertanyaan Verilog adalah spesifik target.


3
Mengapa penundaan tidak dapat disintesis di Verilog?
Saya selalu membaca bahwa penundaan yang dinyatakan dalam kode RTL tidak pernah dapat disintesis. Mereka dimaksudkan hanya untuk tujuan simulasi dan alat sintesis modern hanya akan mengabaikan keterlambatan deklarasi dalam kode. Misalnya: x = #10 y;akan dianggap sebagai x = y;oleh alat sintesis. Apa alasan keterlambatan deklarasi dalam bahasa deskripsi …

4
Mendeteksi register yang tidak diatur ulang
Saat menulis Verilog, saya menggunakan berbagai "linter" yang akan memberikan kesalahan dan peringatan. Ini adalah simulator saya (ModelSim), kompiler saya (Quartus II), bersama dengan linter (Verilator). Bersama-sama, saya memiliki cakupan yang baik untuk perangkap umum, seperti ketidakcocokan ukuran bus dan kait disimpulkan. Sayangnya, tidak satu pun dari tiga alat mendeteksi …
8 fpga  verilog 


Dengan menggunakan situs kami, Anda mengakui telah membaca dan memahami Kebijakan Cookie dan Kebijakan Privasi kami.
Licensed under cc by-sa 3.0 with attribution required.