Pertanyaan yang diberi tag «vhdl»

Bahasa Deskripsi VHDL (VHSIC (Sirkuit Terpadu Sangat Tinggi) Perangkat Keras) adalah bahasa deskripsi perangkat keras yang digunakan dalam otomasi desain elektronik untuk menggambarkan dan merancang sistem digital seperti susunan gerbang yang dapat diprogram di lapangan dan sirkuit terpadu.

8
Proyeksikan untuk mempelajari VHDL
Saya seorang siswa EE dan dapat menulis program [setidaknya sederhana] dalam lebih banyak bahasa daripada yang saya miliki. Saya baru saja mulai belajar VHDL dan saya bertanya-tanya apa proyek yang bagus untuk benar-benar mengenal bahasa dan alat yang relevan? Saya mengalami masalah dengan satu karena itu adalah gaya pemrograman yang …
16 fpga  xilinx  vhdl 

7
Apa perbedaan antara pengujian dan verifikasi?
Setiap buku teks yang saya lihat membuat banyak fakta bahwa pengujian dan verifikasi adalah dua konsep yang berbeda. Namun tidak satupun dari mereka yang memberikan perbedaan yang jelas (atau cukup jelas bagi saya). Untuk memberikan beberapa konteks, saya tertarik pada verifikasi desain perangkat keras digital menggunakan bahasa desain perangkat keras …

3
VHDL: Penamaan dan interpretasi arsitektur
Catatan: Saya menggunakan ISE Xilinx dan memiliki papan FPGA untuk bekerja (dengan sakelar dan lampu dan sebagainya), dan saya telah meretas beberapa proyek sederhana sejauh ini. Pada saat yang sama saya membaca beberapa tutorial untuk membangun fondasi untuk apa yang saya lakukan. Saya telah melihat berbagai entitas dan arsitektur mereka …

4
Bagaimana cara kerja transistor BJT dalam keadaan jenuh?
Ini yang saya tahu tentang NPN BJTs (Bipolar Junction Transistor): Base-Emitter saat ini diperkuat kali HFE di Collector-Emitter, sehingga Ice = Ibe * HFE Vbeadalah tegangan antara Base-Emitter, dan, seperti dioda apa pun, biasanya sekitar 0,65V. Tapi saya tidak ingat Vec. Jika Vbelebih rendah dari ambang minimum, maka transistor terbuka …



4
Desain firmware FPGA: Seberapa besar terlalu besar?
Saya memiliki transformasi pemrosesan sinyal besar yang perlu porting dari matlab ke VHDL. Ini pasti membutuhkan semacam berbagi sumber daya. Sedikit perhitungan memberi saya hal berikut: 512 ffts dari 64-poin 41210 operasi tambah banyak Mengingat Virtex 6 FPGA terbesar memiliki ~ 2000 blok DSP48E, saya tahu bahwa saya dapat berbagi …
12 fpga  vhdl  xilinx 

7
Papan dev FPGA murah [ditutup]
Tutup. Pertanyaan ini di luar topik . Saat ini tidak menerima jawaban. Ingin meningkatkan pertanyaan ini? Perbarui pertanyaan sehingga sesuai topik untuk Rekayasa Stack Exchange Listrik. Ditutup 4 tahun yang lalu . Saya ingin memulai dengan FPGA, tetapi saya belum pernah bekerja dengan sebelumnya. Saya ingin kit murah, tapi saya …
12 fpga  vhdl  jtag 

6
rekomendasi buku tentang FPGA [ditutup]
Tutup. Pertanyaan ini di luar topik . Saat ini tidak menerima jawaban. Ingin meningkatkan pertanyaan ini? Perbarui pertanyaan sehingga sesuai topik untuk Rekayasa Stack Exchange Listrik. Ditutup 2 tahun yang lalu . judul buku apa yang akan Anda rekomendasikan untuk memulai dengan FPGA dan VHDL? sunting Saya perhatikan bahwa beberapa …
12 fpga  books  vhdl 

1
Bagaimana cara men-debug sinyal merah di ModelSIM?
Saya harus merancang mesin negara hanya menggunakan gerbang NAND untuk bagian kombinatorial dan sandal jepit D untuk logika sekuensial. Semuanya harus berjalan pada jam 1ghz / 53. Sekarang sebelum Anda menyerang saya dengan "kami tidak akan melakukan pekerjaan rumah Anda untuk Anda", izinkan saya memberi tahu Anda bahwa saya membatalkan …

2
Bagaimana saya bisa menentukan sinyal "tidak peduli" dalam VHDL?
Dalam kursus Desain Logika kita semua belajar bahwa adalah mungkin untuk meminimalkan fungsi logika, misalnya dengan menggunakan peta Karnaugh atau algoritma Quine-McCluskey . Kami juga belajar bahwa nilai "Tidak Peduli" meningkatkan potensi minimalisasi. Misalnya mengambil file register. The write_addressdan write_datasinyal tidak terlalu penting ketika write_enablesinyal '0'. Dengan demikian, mereka harus …


2
Perbedaan antara pernyataan If-else dan Case dalam VHDL
Saya ingin memahami bagaimana berbagai konstruksi dalam kode VHDL disintesis dalam RTL. Adakah yang bisa memberi tahu saya perbedaan antara konstruksi If-Else dan konstruksi Case statement dari suatu proses dalam VHDL dalam hal bagaimana kode tersebut disimpulkan ke dalam rangkaian RTL oleh alat sintesis? Pertimbangkan kasus multi-if bersarang dan campur …
11 vhdl  code-design  rtl 

4
Kapan sebaiknya menggunakan representasi VECTOR vs INTEGER?
Di utas komentar pada jawaban untuk pertanyaan ini: Output yang salah dalam entitas VHDL dinyatakan: "Dengan bilangan bulat, Anda tidak memiliki kontrol atau akses ke representasi logika internal di FPGA, sementara SLV memungkinkan Anda melakukan trik seperti memanfaatkan rantai pembawa secara efisien" Jadi, dalam keadaan apa Anda merasa lebih rapi …
11 fpga  vhdl 

12
Apakah Anda menggunakan VHDL saat ini?
Saya seorang mahasiswa Teknik Elektro dan saya sedang mempelajari bahasa deskripsi perangkat keras yang dikenal sebagai VHDL. Saya mencarinya di Google mencari IDE (saya menggunakan mac), tetapi bahasa ini tampaknya sudah mati. Jadi, inilah pertanyaan saya: dalam pekerjaan masa depan saya sebagai insinyur listrik, apakah VHDL akan bermanfaat bagi saya? …
11 vhdl 

Dengan menggunakan situs kami, Anda mengakui telah membaca dan memahami Kebijakan Cookie dan Kebijakan Privasi kami.
Licensed under cc by-sa 3.0 with attribution required.