Pertanyaan yang diberi tag «vhdl»

Terkunci . Pertanyaan ini dan jawabannya dikunci karena pertanyaannya di luar topik tetapi memiliki signifikansi historis. Saat ini tidak menerima jawaban atau interaksi baru. Saya dua minggu lagi dari menyelesaikan kursus desain logika digital perguruan tinggi pertama saya, dan tampaknya tidak akan ada tugas akhir - hanya ujian akhir yang …

11 fpga  design  vhdl  verilog 

Saya mencoba memulai dengan DSP di papan Spartan-3 saya. Saya membuat papan AC97 dengan chip dari motherboard lama, dan sejauh ini saya mendapatkannya untuk melakukan ADC, gandakan sampel untuk angka <1 (turunkan volume) dan kemudian DAC. Sekarang saya ingin melakukan beberapa hal dasar DSP, seperti filter low-pass, high-pass dll. Tapi …

11 fpga  vhdl  dsp  iir  fir 

Untuk perangkat lunak, buku Pola Desain adalah seperangkat pola untuk melakukan hal-hal umum dalam perangkat lunak dan memberi para praktisi perangkat lunak terminologi umum untuk menggambarkan beberapa komponen yang perlu mereka buat. Apakah ada buku atau sumber daya seperti itu untuk RTL atau RTL yang disintesis secara umum? Hal-hal seperti …

11 vhdl  verilog  best-practice 

Saya belajar menggunakan FPGA (papan pengembangan Papilio, yang memiliki xilinx spartan3e, menggunakan vhdl). Saya perlu membagi pulsa yang masuk dengan nomor (hard code). Saya dapat melihat 3 opsi - kira-kira, sebagai kodesemu (menggunakan 10 hitungan sebagai contoh): Inisialisasi ke 0, pada input edge meningkat meningkat sebesar 1, dibandingkan dengan 10; …

11 fpga  vhdl  xilinx  papilio 

Ketika saya mendekati masalah dalam C ++ atau python, ada banyak perpustakaan yang ada yang melakukan pengangkatan kode saya. Saya sedang berpikir tentang GNU GSL , BOOST , atau FFTW untuk C ++, dan NumPy atau SciPy untuk python. Dalam banyak hal, fakta bahwa sumber daya ini ada membuat pengkodean …

11 vhdl  library  open-source  code-design 

Bagaimana saya bisa mengeluarkan sinyal internal kode sumber VHDL saya ke testbench saya sehingga saya bisa melihatnya sebagai bentuk gelombang? Saya menggunakan HDL Aktif. Saya ingin tahu apakah ada alat yang independen untuk mencapai tujuan saya. Bantuan apa pun dihargai. Saya mendapatkan kesalahan ini sekarang. Kode sumber saya adalah entity …

11 vhdl 

Saya ingin ATAU potongan-potongan vektor bersama-sama. Jadi katakanlah saya memiliki vektor yang disebut example(23 downto 0)dan saya ingin ATAU semua bit ke vektor lain, apakah ada cara untuk melakukan ini yang tidak melibatkan pergi example(0) or example(1) or ...example(23)?

11 vhdl 

Dalam sebuah makalah tentang radiasi FPGA keras saya menemukan kalimat ini: "Kekhawatiran lain mengenai perangkat Virtex adalah setengah kait. Setengah kait kadang-kadang digunakan dalam perangkat ini untuk konstanta internal, karena ini lebih efisien daripada menggunakan logika". Saya belum pernah mendengar tentang perangkat FPGA primitif yang disebut "setengah kait". Sejauh yang …

10 fpga  vhdl  xilinx  radiation 

FPGA hari ini telah dibangun di blok DSP, FPGA terbaru bahkan telah dibangun di unit floating point yang sesuai dengan standar IEEE-754. Dimungkinkan untuk membuat entitas / modul DSP menggunakan GUI setelah memilih parameter yang diperlukan di dalamnya, dan kemudian membuatnya dalam desain. Kapan kita perlu melakukan manajemen mikro seperti …

10 fpga  vhdl  dsp 

Saya bekerja pada tim yang melakukan pengembangan perangkat lunak driver dan FPGA. Simulasi FPGA sedang dilakukan dalam Modelsim dan perangkat lunak driver ditulis dalam C. Untuk meminimalkan risiko integrasi, saya ingin memodelkan interaksi antara dua bagian dari produk kami sebelum meletakkannya di perangkat keras. Saya tahu Modelsim mendukung testbench yang …

10 vhdl  simulation  modelsim 

Saya mencoba menerapkan pipa MD5 3-tahap sesuai dengan tautan ini . Khususnya algoritme pada halaman 31. Ada juga dokumen lain yang menjelaskan penerusan data. Ini dilakukan dalam FPGA (Terasic DE2-115). Tidak ada skema dalam proyek ini, hanya kode VHDL. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity md5core is port ( …

10 fpga  vhdl 

Dapatkah seseorang memberi tahu saya apa perbedaan antara RTL dan kode Verilog perilaku? Apakah ada batas demarkasi yang jelas antara desain pada kedua level ini?

10 digital-logic  verilog  vhdl  hdl 

Saya memiliki fungsi VHDL berikut yang mengalikan matriks mxn yang diberikan aoleh vektor nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop for j in 0 to …

9 fpga  vhdl  matrix 

Saya merancang tombol di VHDL. Semuanya berfungsi dengan baik ketika hanya satu tombol yang ditekan. Saya memindai setiap kolom untuk menekan tombol di mesin keadaan dan ketika tidak ada tombol yang ditekan, yang merupakan kondisi pin4pin6pin7pin2 = "0000"saya beralih ke keadaan berikutnya untuk memindai kolom berikutnya. Jadi saya mengatur kolom …

9 vhdl  state-machines 

Latar Belakang Ini adalah proyek pribadi; itu tentang menghubungkan FPGA ke N64, nilai byte yang diterima FPGA kemudian dikirim melalui UART ke komputer saya. Ini sebenarnya berfungsi cukup baik! Sayangnya, secara acak, perangkat akan gagal, lalu pulih. Melalui debugging, saya sudah berhasil menemukan masalah, namun saya bingung bagaimana cara memperbaikinya …

9 fpga  vhdl  protocol