Pertanyaan yang diberi tag «verilog»

Terkunci . Pertanyaan ini dan jawabannya dikunci karena pertanyaannya di luar topik tetapi memiliki signifikansi historis. Saat ini tidak menerima jawaban atau interaksi baru. Saya dua minggu lagi dari menyelesaikan kursus desain logika digital perguruan tinggi pertama saya, dan tampaknya tidak akan ada tugas akhir - hanya ujian akhir yang …

11 fpga  design  vhdl  verilog 

Untuk perangkat lunak, buku Pola Desain adalah seperangkat pola untuk melakukan hal-hal umum dalam perangkat lunak dan memberi para praktisi perangkat lunak terminologi umum untuk menggambarkan beberapa komponen yang perlu mereka buat. Apakah ada buku atau sumber daya seperti itu untuk RTL atau RTL yang disintesis secara umum? Hal-hal seperti …

11 vhdl  verilog  best-practice 

Pertimbangkan ungkapan seperti: assign x = func(A) ^ func(B); di mana output dari func adalah lebar 32 bit, dan x adalah kawat 16 bit. Saya hanya ingin menetapkan 16 bit terendah dari xor yang dihasilkan. Saya tahu kode di atas sudah melakukan itu, tetapi juga menghasilkan peringatan. Pendekatan "jelas" tidak …

11 verilog 

Saya menganalisis beberapa kode Verilog dan menemukan sesuatu seperti wire z = |a & b; sementara simultation kode berperilaku seperti wire z = a & b; jadi saya bertanya-tanya apa arti dari |simbol (pipa)? Apakah ini berdampak pada simulasi / sintesis?

10 verilog 

Saya baru mengenal Verilog, dan ingin belajar cara membandingkan dua angka. Sebagai contoh, mari kita bandingkan parameter atau reg (ucapkan a) dengan angka 2 (2'b10). Bagaimana ini akan ditulis dalam Verilog?

10 verilog 

Saya memprogram Altera Cyclone IV menggunakan Verilog dan Quartus II. Dalam desain saya, saya ingin menggunakan kedua ujung jam sehingga saya bisa melakukan pembagian jam dengan faktor aneh dengan siklus tugas 50%. Berikut ini cuplikan kode saya: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock …

10 fpga  verilog  intel-fpga 

Kompiler HDL saya (Quartus II) menghasilkan laporan waktu. Di dalamnya, node memiliki kolom "skew clock". Satu-satunya definisi kemiringan jam yang saya temukan adalah dalam dokumentasi TimeQuest (lihat halaman 7-24): Untuk secara manual menentukan ketidakpastian jam, atau condong, untuk transfer jam ke jam, gunakan set_clock_uncertaintyperintah. Jadi jika condong adalah "ketidakpastian", mengapa …

10 fpga  verilog  clock  intel-fpga 

Tutup. Pertanyaan ini di luar topik . Saat ini tidak menerima jawaban. Ingin meningkatkan pertanyaan ini? Perbarui pertanyaan sehingga sesuai topik untuk Rekayasa Stack Exchange Listrik. Ditutup 5 tahun yang lalu . Ada banyak simulator SPICE dan Verilog gratis di luar sana seperti LTSPICE atau TINA atau bahkan WinSPICE. Ada …

10 verilog  development-tools  simulation 

Apakah ada alat sintesis sumber bebas atau terbuka yang tersedia yang dapat mengubah Verilog RTL menjadi netlist gerbang umum? (terdiri dari NAND generik, NOR, XOR, D-flop / register, dll. Optimasi tidak diperlukan.). Jika tidak untuk bahasa lengkap, bagaimana dengan subset RTL "berguna" (di luar hanya netlist tingkat gerbang Verilog)?

10 verilog  synthesis 

Dapatkah seseorang memberi tahu saya apa perbedaan antara RTL dan kode Verilog perilaku? Apakah ada batas demarkasi yang jelas antara desain pada kedua level ini?

10 digital-logic  verilog  vhdl  hdl 

Saya menggunakan PIC12F675 untuk sebuah proyek, dan semuanya berfungsi dengan baik kecuali satu hal. GP4 tidak berfungsi sebagai IO digital. Saya telah melihat banyak konfigurasi dan kode, tetapi tidak dapat menemukan apa pun. Konfigurasi: #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma …

9 pic  c  embedded  programming  audio  oscillator  spark  dc-dc-converter  boost  charge-pump  eagle  analog  battery-charging  failure  humidity  hard-drive  power-supply  battery-charging  charger  solar-energy  solar-charge-controller  pcb  eagle  arduino  voltage  power-supply  usb  charger  power-delivery  resistors  led-strip  series  usb  bootloader  transceiver  digital-logic  integrated-circuit  ram  transistors  led  raspberry-pi  driver  altium  usb  transceiver  piezoelectricity  adc  psoc  arduino  analog  pwm  raspberry-pi  converter  transformer  switch-mode-power-supply  power-electronics  dc-dc-converter  phase-shift  analog  comparator  phototransistor  safety  grounding  current  circuit-protection  rcd  batteries  current  battery-operated  power-consumption  power-electronics  bridge-rectifier  full-bridge  ethernet  resistance  mosfet  ltspice  mosfet-driver  ftdi  synchronous  fifo  microcontroller  avr  atmega  atmega328p  verilog  error  modelsim  power-supply  solar-cell  usb-pd  i2c  uart 

Saat ini saya terlibat dalam proyek universitas untuk mengimplementasikan prosesor dari set instruksi yang ada. Idenya adalah bahwa pada akhir proyek saya harus dapat mensintesis desain ini dan menjalankannya dalam FPGA. Semuanya berjalan dengan baik sejauh ini, saya mulai mengimplementasikan desain di Verilog HDL beberapa hari yang lalu dan membuat …

9 verilog  vhdl  design  hdl  systemc 

Saya memiliki modul parameter di Verilog, di mana parameternya adalah laju jam dan laju penyegaran, yang digunakan untuk menghitung berapa banyak siklus tidak aktif yang disisipkan di antara contoh operasi berulang. Namun, sangat mudah untuk mengatur parameter yang tidak dapat dicapai (karena operasi membutuhkan waktu yang tidak sepele, sehingga pengulangan …

9 verilog 

Saya ingin membuat skema hierarki modul Verilog spesifik yang menunjukkan blok mana yang terhubung ke blok lain. Mirip seperti Novas '/ Springsoft's Debussy / Verdi alat nschema, atau salah satu dari sejumlah alat EDA yang menyediakan browser desain grafis untuk RTL Anda. Area alat apa yang tersedia untuk menggambar skema …

9 vhdl  verilog 

Saya sadar bahwa perusahaan yang berbeda memiliki definisi jabatan pekerjaan yang berbeda, tetapi secara umum, apakah "desain logika" sama dengan "desain sirkuit digital"?

9 vhdl  verilog